[发明专利]基于特征时常数的势垒层内陷阱分布表征方法

摘要

本发明公开了一种基于特征时常数的势垒层内陷阱分布表征方法。主要解决现有技术无法测得器件栅极下方势垒层内陷阱俘获/释放电子的总数量，且无法表征电子随脉宽间隔变化分布情况的问题。其实现方案是：在制备的待测试半导体器件上施加脉冲电压，监测电路中电流表示数；再通过数学计算得到器件势垒层内陷阱俘获/释放电子的数量；然后通过多次改变脉冲的高低电平脉宽，得到陷阱俘获/释放电子的数量随脉宽间隔变化的分布情况。本发明具有测试过程及测试设备简单，结果可靠的优点，可用于微电子器件的工艺优化和可靠性分析，及对电流崩塌机理的研究。

主权项

1.一种基于特征时间常数的势垒层内陷阱分布表征方法，包括如下步骤：1)制作待测试器件：利用异质结外延工艺依次从下向上制备衬底、成核层、缓冲层、插入层和势垒层，再在半导体材料上淀积金属电极，制备出源极S和漏极D，在源漏之间制备栅极G，记极栅与漏极的间距为LGD，栅极与源极的间距为LGS，漏极与源极的间距为LDS，栅极、源极及漏极三个电极的长度分别为LG，LS，LD；2)连接测试电路：将源极S与漏极D及第二电流表A2同时连接，将栅极G的一端依次与第一电流表A1和脉冲电源E连接，将第二电流表A2和脉冲电源E的另一端均接地；3)计算势垒层内陷阱填充达到动态平衡时俘获/释放的电子数量：3a)在待测试器件的栅极G上施加P个周期的脉冲电压，脉冲电压的脉冲高电平为VH、低电压平为VL、高电平脉宽为WH低电平脉宽为WL及脉冲周期T＝WH+WL；分别读出第一电流表A1的示数IG(t)和第二电流表A2的示数IDS(t)；3b)对待测试器件栅极G施加0V的低电平脉冲，得到势垒层陷阱俘获电子电流I(t)＝IG(t)‑IDS(t)，并规定势垒层陷阱俘获电子形成的电流方向为正；3c)对待测试器件栅极G施加大于0V的高电平脉冲，得到势垒层陷阱释放电子电流I(t)＝‑|IG(t)‑IDS(t)|，并规定势垒层陷阱释放电子形成的电流方向为负；3e)根据电荷量和电流的关系，计算第P和第P‑1个脉冲周期内件势垒层陷阱俘获/释放的电子数量分别为：其中P为正整数，T为脉冲周期；e为电子电量，其大小为1×10‑19C；3f)计算步骤3e)中的第P个脉冲周期内件势垒层陷阱俘获/释放的电子数量N(P)和第P‑1个脉冲周期内件势垒层陷阱俘获/释放的电子数量N(P‑1)的相对误差，判定势垒层陷阱俘获/释放电子数量是否达到动态平衡：若则判定势垒层陷阱俘获/释放电子数量达到动态平衡，停止施加脉冲电压，记此时的势垒层内陷阱俘获/释放的总电子数量为N＝N(P)；反之，未达到动态平衡，则继续执行步骤3a)至3e)，直至符合俘获/释放电子数量动态平衡条件；4)计算势垒层内陷阱俘获电子数量在不同的低电平脉宽间隔内的分布：4a)多次改变脉冲电压的低电平宽度，保持脉冲电压的其他参数不变，重复步骤3)的所有测试步骤，依次记录势垒层内陷阱俘获的总电子数量NWL(k)，其中k＝1，2，3，…，m；4b)根据步骤4a)，得到势垒层内陷阱在WL(k‑1)‑WL(k)的低电平脉宽间隔内俘获的电子数量为：ΔNWL(k)＝NWL(k)‑NWL(k‑1)，其中，NWL(k‑1)为第k‑1次改变脉冲电压的低电平宽度得到的势垒层内陷阱俘获的总电子数量，NWL(k)为第k次改变脉冲电压的低电平宽度得到的势垒层内陷阱俘获的总电子数量；5)计算势垒层内陷阱释放电子数量在不同的高电平脉宽间隔内的分布：5a)多次改变脉冲的高电平宽度，保持脉冲电压的其他参数不变，重复步骤3)的所有测试步骤，依次记录势垒层内陷阱释放的总电子数量NWH(k)；5b)根据步骤5a)，得到势垒层内陷阱在WH(k)‑WH(k‑1)的高电平脉宽间隔内释放的电子数量为：ΔNWH(k)＝NWH(k)‑NWH(k‑1)，其中，NWH(k‑1)为第k‑1次改变脉冲电压的高电平宽度得到的势垒层内陷阱释放的总电子数量，NWH(k)为第k次改变脉冲电压的高电平宽度得到的势垒层内陷阱释放的总电子数量。