[发明专利]一种限定雪崩击穿点的屏蔽栅VDMOS器件有效
| 申请号： | 201710425854.8 | 申请日： | 2017-06-08 |
| 公开（公告）号： | CN107170827B | 公开（公告）日： | 2020-05-26 |
| 发明（设计）人： | 任敏;罗蕾;林育赐;李佳驹;谢驰;李泽宏;张波 | 申请（专利权）人： | 电子科技大学 |
| 主分类号： | H01L29/78 | 分类号： | H01L29/78;H01L29/51 |
| 代理公司： | 成都点睛专利代理事务所(普通合伙) 51232 | 代理人： | 孙一峰 |
| 地址： | 611731 四川省*** | 国省代码： | 四川;51 |
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| 摘要： | 本发明涉及功率半导体器件技术领域，具体涉及到一种屏蔽栅VDMOS器件。本发明提供一种限定雪崩击穿点的屏蔽栅VDMOS器件，在现有屏蔽栅VDMOS器件，通过采用不同的槽栅介质材料，在不同介质材料的交界处产生电场尖峰，使电场峰值出现在槽的中部。既避免了雪崩击穿发生在槽底，使器件的耐压降低，又避免了雪崩击穿发生在槽顶，使器件的UIS能力降低。本发明提出的一种限定雪崩击穿点的屏蔽栅VDMOS器件，在基本不影响屏蔽栅VDMOS器件其他性能的情况下，既提高了屏蔽栅VDMOS器件的耐压，又提高了屏蔽栅VDMOS器件在非箝位电感负载应用中的可靠性(即抗UIS失效能力)，使屏蔽栅VDMOS器件的UIS能力和耐压有一个较好的折中。 | ||
| 搜索关键词： | 一种 限定 雪崩 击穿 屏蔽 vdmos 器件 | ||
【主权项】：
一种限定雪崩击穿点的屏蔽栅VDMOS器件，包括从下至上依次层叠设置的金属化漏极(1)、第一导电类型半导体掺杂衬底(2)、第一导电类型半导体掺杂漂移区(3)和金属化源极(11)；所述第一导电类型半导体掺杂漂移区(3)中具有槽栅和第二导电类型半导体体区(8)，所述第二导电类型半导体体区(8)位于槽栅两侧并与槽栅直接接触；所述第二导电类型半导体体区(8)的上部具有第二导电类型半导体掺杂接触区(9)和第一导电类型半导体掺杂源区10；所述第一导电类型半导体掺杂源区10的上表面与金属化源极(11)接触，第一导电类型半导体掺杂源区10的侧面与槽栅直接接触；所述第二导电类型半导体掺杂接触区(9)的上表面与金属化源极(11)接触；所述槽栅的上表面与金属化源极(11)接触，槽栅中具有控制栅电极(4)和屏蔽栅电极(5)，所述控制栅电极(4)位于屏蔽栅电极(5)的上方，所述控制栅电极(4)上表面的结深小于第一导电类型半导体掺杂源区10下表面的结深，控制栅电极(4)下表面的结深大于第二导电类型半导体体区(8)下表面的结深；其特征在于，所述槽栅中从上至下依次具有第三介质层(61)、第二介质层(7)和第三介质层(61)；所述控制栅电极(4)位于第三介质层(61)中，所述屏蔽栅电极(5)的上部位于第二介质层(7)中，下部位于第一介质层(6)中；所述屏蔽栅电极(5)的上表面和第三介质层(61)接触；所述屏蔽栅电极(5)的底部与第一介质层(6)接触；所述第二介质层(7)采用的材料的介电常数大于第一介质层(6)和第三介质层(61)采用的材料的介电常数。
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