[发明专利]一种高效数据交互的无线智能示波器

摘要

本发明公开了一种高效数据交互的无线智能示波器，通过自定义的数据/地址总线，以微控制器作为主器件、以数据采集电路中的现场可编程逻辑器件(FPGA)为从器件，将数据总线与地址总线进行复用，其中，数据/地址总线的线宽是8bit，控制总线的线宽是2bit，共消耗微控制器10个GPIO口资源，通过控制总线的读使能控制线(RD_EN)与写使能控制线(WR_EN)的时序控制，实现传输数据的内容及数据传输方向的控制，以较少的微控制器I/O管脚(可编程的)实现了高速的数据传输，适用于微控制器I/0管脚资源有限但又对数据传输速度要求较高的数据交互场合。

主权项

1.一种高效数据交互的无线智能示波器，包括：一前端数据采集板，用于完成数据的采集和缓存；一智能终端，用于完成数据的处理和显示，以及与用户的人机交互；前端数据采集板与智能终端采用基于TCP协议的C/S网络通讯模式进行数据交互，其中，前端数据采集板作为服务器，智能终端作为客户端，当它们处于同一个无线局域网并建立网络连接后进行数据的交互，前端数据采集板将采集到数据通过无线局域网发送给智能终端，然后被处理显示；而智能终端与用户交互后生成相应的控制命令，再通过无线局域网络传送给前端数据采集板，控制它的采集行为；示波器的数据采集链路由四个环节构成：前端数据采集板中的数据采集电路同微控制器的数据交互，微控制器与无线通讯模块的数据交互，前端数据采集板与智能终端通过各自的无线通讯模块进行的数据交互，以及智能终端中无线通讯模块同波形绘制模块和人机交互模块之间的数据交互；其特征在于：所述数据采集电路同微控制器的数据交互是数据采集电路中的现场可编程逻辑器件FPGA与微控制器之间的交互；FPGA与微控制器之间的数据总线与地址总线进行复用，其中数据/地址总线的线宽是8bit，控制总线的线宽是2bit，共消耗微控制器10个GPIO口资源；所述数据/地址总线用于微控制器对于地址的输出和数据的输入/输出，控制总线由读使能控制线RD_EN与写使能控制线WR_EN组成，控制信号的状态决定了数据/地址总线上所传数据的内容及数据传输方向；所述数据/地址总线的数据写时序为：当RD_EN为高电平，WR_EN的上升沿到来时，微控制器发送地址给FPGA即FPGA锁存数据/地址总线上的地址；WR_EN的下降沿到来时，微控制器发送数据给FPGA即FPGA锁存数据/地址总线上的数据；所述数据/地址总线的数据读时序：当RD_EN为高电平，WR_EN的上升沿到来时，微控制器发送地址给FPGA即FPGA锁存数据/地址总线上的地址；当WR_EN为高电平，RD_EN的上升沿到来时，微控制器从FPGA中读数据即微控制器锁存数据/地址总线上的数据；所述数据/地址总线的写数据流程为：a1、首先微控制器将写使能控制线WR_EN和读使能控制线RD_EN对应的管脚置为低电平；a2、微控制器将数据/地址总线所对应的管脚配置为输出管脚；a3、微控制器将读使能控制线RD_EN对应管脚的电平拉高；a4、微控制器在数据/地址总线所对应的GPIO口输出寄存器中写入地址，此时，数据/地址总线上的内容为地址；a5、微控制器将写使能控制线WR_EN对应管脚的电平拉高，在写使能控制线WR_EN的上升沿到来时，FPGA锁存数据/地址总线上的地址；a6、微控制器在数据/地址总线所对应的GPIO口输出寄存器中写入要发送的数据，此时，数据/地址总线上的内容为数据；a7、微控制器将写使能控制线WR_EN对应管脚的电平拉低，在写使能控制线WR_EN的下降沿到来时，FPGA锁存数据/地址总线上的数据；a8、重复单次写数据时，回到步骤a1，当丛发式写数据时，执行后边步骤；a9、微控制器将读使能控制线RD_EN对应管脚的电平拉低；a10、微控制器在读使能控制线RD_EN对应管脚为低电平时，将写使能控制线WR_EN对应管脚的电平拉高；a11、微控制器在写使能控制线WR_EN对应管脚为高电平时，将读使能控制线RD_EN对应管脚的电平拉高，此时，微控制器在数据/地址总线所对应的GPIO口输出寄存器中写入要发送的数据；a12、然后微控制器件将写使能控制线WR_EN对应管脚的电平拉低，写使能控制线WR_EN的下降沿到来时，FPGA锁存数据/地址总线上的数据；a13、若继续写数据时，则返回到步骤a9，否则拉低写使能控制线WR_EN和读使能控制线RD_EN对应管脚的电平，结束总线操作；所述数据/地址总线的读数据流程为：b1、首先微控制器将写使能控制线WR_EN和读使能控制线RD_EN对应的管脚依次置为低电平；b2、微控制器将数据/地址总线所对应的管脚配置为输出管脚；b3、微控制器将读使能控制线RD_EN对应管脚的电平拉高，在读使能控制线RD_EN电平上升沿到来时，FPGA将数据/地址总线置为数据输入状态；b4、微控制器在数据/地址总线所对应的GPIO口输出寄存器中写入地址，此时，数据/地址总线上的内容为地址；b5、微控制器将写使能控制线WR_EN对应管脚的电平拉高，在读使能控制线RD_EN为高电平且写使能控制线WR_EN的上升沿到来时，FPGA锁存数据/地址总线上的地址；b6、微控制器将GPIO口配置为数据输入管脚，改变数据/地址总线的数据流向；b7、微控制器将将读使能控制线RD_EN对应管脚的电平拉低,读使能控制线RD_EN下降沿到来时，FPGA将数据输出到数据/地址总线上；b8、微控制器在写使能控制线WR_EN脚为高电平时，将读使能控制线RD_EN脚电平拉高，微控制器从FPGA中读数据即微控制器锁存数据/地址总线上的数据，微控制器读取GPIO口输入寄存器中的内容，将该数据取出；b9、丛发读数据时回到步骤b6，单次读取数据时回到步骤b1；其中，当写使能控制线WR_EN为高电平时，读使能控制线RD_EN下降沿到来时，FPGA将数据/地址总线置为高阻态；智能终端发送给前端数据采集板的指令被分为两类，一类是控制指令，该类指令的目的是改变前端数据采集板的工作状态，当指令发送出去后，不需要在下一个指令发送前，立即获取反馈数据，所以只需发送数据；另一类是数据索取指令，该类指令的目的是从前端数据采集板获取波形数据，当该指令发送出去后，需要等待接收足够量的数据才能结束本次数据通信；使用双队列缓冲结构，其中一个队列用于缓存数据索取指令，另一个队列用于缓存控制指令；界面操作响应线程与原始数据索取线程生成的指令分别进入两个缓冲队列即控制指令队列和数据索取指令队列中，而数据通讯线程依次从两个队列中取出指令进行处理，当两个队列都有指令时，它优先从控制指令队列中取指令；控制指令队列具有指令融合功能，在缓存控制指令的同时对写入队列中的指令进行梳理，合并相同类型的指令，从而减少指令发送的次数，降低无线局域网的使用频率；当这些指令进入缓冲队列里时，遍历缓冲队列中的所有指令，若发现队列中存在类型号相同的指令时，会将两个指令取出合并为一个指令，然后重新放回队列中等待被执行；数据索取指令队列具有阻塞线程的功能，能够协调数据通讯线程与原始数据索取线程间的运行速度：若原始数据索取线程运行速度过快时，该队列一旦被存满，就会阻塞原始数据索取线程，使其停止发送数据索取指令，等待数据通讯线程运行完成；若原始数据索取线程运行速度过慢时，队列变空就会阻塞数据通讯线程，以降低系统的开销，当队列中有指令填入时，数据通讯线程将被唤醒，重新进行数据交互工作。