[发明专利]一种低功耗多核SoC的时钟管理架构设计方法在审
| 申请号： | 201710492433.7 | 申请日： | 2017-06-26 |
| 公开（公告）号： | CN107315448A | 公开（公告）日： | 2017-11-03 |
| 发明（设计）人： | 陈亚宁;汪健;赵忠惠;王镇;张磊 | 申请（专利权）人： | 北方电子研究院安徽有限公司 |
| 主分类号： | G06F1/06 | 分类号： | G06F1/06;G06F1/08 |
| 代理公司： | 南京纵横知识产权代理有限公司32224 | 代理人： | 耿英,董建林 |
| 地址： | 233040*** | 国省代码： | 安徽;34 |
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| 摘要： | 本发明公开了一种低功耗多核SoC的时钟管理架构设计方法，在SoC芯片内集成锁相环PLL电路，对输入时钟进行倍频后得到SoC芯片内部需要的高频时钟，倍频后的时钟再根据应用配置信息通过分频器进行不同倍数的分频，得到SoC芯片内各个模块所需的工作时钟；时钟源的选择通过外部端口CLKMODE控制，选择外部时钟源模式或者PLL模式；同时，PLL模式的使能与否由寄存器配置；从DSP核1、核2、核3的时钟使能信号由主DSP核通过对低功耗控制寄存器进行配置，主DSP核的时钟使能信号长期有效。本发明的方法内置锁相环灵活配置内部工作时钟，以降低PCB板上输入时钟频率。 | ||
| 搜索关键词： | 一种 功耗 多核 soc 时钟 管理 架构 设计 方法 | ||
【主权项】：
一种低功耗多核SoC的时钟管理架构设计方法，其特征是，在SoC芯片内集成锁相环PLL电路，对输入时钟进行倍频后得到SoC芯片内部需要的高频时钟，倍频后的时钟再根据应用配置信息通过分频器进行不同倍数的分频，得到SoC芯片内各个模块所需的工作时钟；时钟源的选择通过外部端口CLKMODE控制，选择外部时钟源模式或者PLL模式；同时，PLL模式的使能与否由寄存器配置；从DSP核1、从DSP核2、从DSP核3的时钟使能信号由主DSP核通过对低功耗控制寄存器进行配置，分别选择或同时选择使能从DSP核1、从DSP核2、从DSP核3的时钟输出，经门控电路分别输出给各个从DSP核，主DSP核的时钟使能信号长期有效。
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