[发明专利]一种高线性度采样开关电路

摘要

本发明是一种高线性度采样开关电路，包括时钟倍乘电路、栅压提升开关、衬偏消除电路和采样开关经电路，所述时钟倍乘电路由电容C1、C2，NMOS管N1、N2经电路连接而成，电容C1的下极板接时钟信号Q2，上极板接NMOS管N1的源极和NMOS管N2、N3的栅极；电容C2的下极板接时钟信号Q1，本发明通过增加两个NMOS晶体管的基础上，有效降低了常规栅源跟随技术开关中栅压导通开关的衬底偏置效应，降低了导通电阻的变化率，同时有效地提高了采样开关管的栅源电压，减小了MOS开关的导通电阻。

主权项

1. 一种高线性度采样开关电路，包括时钟倍乘电路、栅压提升开关、衬偏消除电路和采样开关经电路，其特征在于，所述时钟倍乘电路由电容C1、C2，NMOS管N1、N2经电路连接而成，电容C1的下极板接时钟信号Q2，上极板接NMOS管N1的源极和NMOS管N2、N3的栅极；电容C2的下极板接时钟信号Q1，上极板接NMOS管N2的源极和N1的栅极；N1、N2、N3的漏端与电源VDD相连；栅压提升开关由电容C3，NMOS管N3、N4、N5、N6、N7、N8、N9，PMOS管P1、P2、P3经电路连接而成，电容C3的下极板与NMOS管N6、N7的漏极和N4、N5 的源极相连，上极板与NMOS管N3和PMOS管P1的源极相连；PMOS管P2的栅极和NMOS管N4的栅极接时钟信号Q1；PMOS管P2的漏极、P1的栅极、NMOS管N4的漏极、N5的漏极相连；PMOS管P2的源极接电源；NMOS管N5的栅极、N7的栅极、N12的栅极和N8的漏极相连；NMOS管N5的源极、N12的漏极和N10的漏极相连；NMOS管N8的源极、N9的漏极和PMOS管P3的源极相连；NMOS管N9的栅极、PMOS管P3的栅极相连接到时钟信号Q1；NMOS管N8的栅极和PMOS管P3的漏极相连接到电源VDD；NMOS管N9的源极接地；NMOS管N7的源极、N12的漏极、N10的漏极相连接到输入信号Vin；NMOS管N7的栅极、N12的栅极、N5的栅极、N10的栅极、N8的漏极和PMOS管P1的漏极相连；衬偏消除电路由NMOS管N10和N11构成，NMOS管N10的源极、N11的漏极、N7的衬底、N12的衬底相连；NMOS管N11的栅极接时钟信号Q1；NMOS管N11的源极接地。