[发明专利]一种可配置低速PAD、具有智能可重构接口BMC芯片有效
申请号: | 201710567605.2 | 申请日: | 2017-07-12 |
公开(公告)号: | CN107390575B | 公开(公告)日: | 2019-06-28 |
发明(设计)人: | 刘同强;王朝辉;童元满;赵元 | 申请(专利权)人: | 郑州云海信息技术有限公司 |
主分类号: | G05B19/042 | 分类号: | G05B19/042 |
代理公司: | 济南舜源专利事务所有限公司 37205 | 代理人: | 张亮 |
地址: | 450000 河南省郑州市*** | 国省代码: | 河南;41 |
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摘要: | 本发明涉及一种可配置低速PAD、具有智能可重构接口的BMC芯片,其特征在于,包括ARM,ARM连接有可配置低速PAD、低速PAD和高速PAD;ARM还连接有接口控制逻辑模块,所述接口控制逻辑模块分别与可配置低速PAD、低速PAD和高速PAD连接;可配置低速PAD、低速PAD和高速PAD分别与BMC芯片引脚连接;可配置低速PAD、低速PAD和高速PAD数量均为若干个。本发明设计可配置的低速PAD,具有开漏输出和正常输出功能,具有I2C模式下的上拉电阻功能。可以实现在BMC芯片定型之后可智能配置接口,为板级设计带了很大方便。可以节省IO资源,实现BMC芯片对于I2C、SPI、PCIE的接口复用。 | ||
搜索关键词: | 一种 配置 低速 pad 具有 智能 可重构 接口 bmc 芯片 | ||
【主权项】:
1.一种可配置低速PAD,其特征在于,包括第一CMOS管(M1)、第七CMOS管(M7)、第二CMOS管(M2)、第三CMOS管(M3)和多路复用器(U8);第七CMOS管(M7)的栅极连接有第四与非门(U4)的输出端,第七CMOS管(M7)的漏极与第一CMOS管(M1)的漏极连接,第一CMOS管(M1)的漏极与第七CMOS管(7)的漏极连接点连接到芯片PAD引脚;第七CMOS管(M7)的源极连接有电源;第四与非门(U4)的第一输入端连接有第一非门(U6)的输出端,第四与非门(U4)的第二输入端连接有第二非门(U7)的输出端,第二非门(U7)的输入端连接可配置低速PAD外部的控制信号;第一非门(U6)的输入端连接有或非门(U5)的第一输入端,或非门(U5)的第二输入端和第四与非门(U4)的第三输入端均连接到多路复用器(U8)的输出端,或非门(U5)的输出端连接到第一CMOS管(M1)的栅极;多路复用器(U8)的信号输入端和选择输入端均分别连接可配置低速PAD外部的控制信号;多路复用器(U8)的选择输入端连接有第三非门(U9)的输入端,同时第三非门(U9)的输入端连接可配置低速PAD外部的控制信号;第三非门(U9)的输出端连接有第一缓冲器(U10)的第二输入端,第二COM管(M2)的源极和第三CMOS管(M3)的源极连接后连接到第一缓冲器(U10)的第一输入端,第二COM管(M2)的栅极和第三CMOS管(M3)的栅极连接;第二COM管(M2)的栅极和第三CMOS管(M3)的栅极连接点连接有第三缓冲器(U12)的输出端,第三CMOS管(M3)的漏极连接到电源(VDD);第三缓冲器(U12)的第一输入端通过第四电阻(R4)连接到第一CMOS管(M1)的漏极,第三缓冲器(U12)的第二输入端连接可配置低速PAD外部的控制信号;第一缓冲器(U10)的第一输入端还连接有第二缓冲器(U11)的第一输入端,第二缓冲器(U11)的第二输入端连接到第三非门(U9)的输入端;第一CMOS管(M1)的源极和第二CMOS管(M2)的漏极均接地;第三缓冲器(U12)的第一输入端还连接有第四电阻(R4)的一端,第四电阻(R4)的另一端连接到第一上拉电阻(R1)的第二端;第三缓冲器(U12)的第一输入端还连接有第一二极管(D1)的阴极和第二二极管(D2)的阳极,第二二极管(D2)的阴极连接有第三二极管(D3)的阳极,第三二极管(D3)的阴极接电源(VDD),第一二极管(D1)的阳极接地;第七CMOS管(M7)的漏极连接有第四二极管(D4)的阴极和第五二极管(D5)的阳极,第五二极管(D5)的阴极连接有第六二极管(D6)的阳极,第六二极管(D6)的阴极接电源(VDD),第四二极管(D4)的阳极接地;可配置低速PAD还包括上拉电阻选择电路;上拉电阻选择电路包括第四CMOS管(M4)、第五CMOS管(M5)和第六CMOS管(M6);第四CMOS管(M4)的栅极连接有第二与非门(U2)的输出端,第二与非门(U2)的输入端连接可配置低速PAD外部的控制信号,第四CMOS管(M4)的漏极连接有第一上拉电阻(R1)的第一端;第五CMOS管(M5)的栅极连接有第三与非门(U3)的输出端,第三与非门(U3)的输入端连接可配置低速PAD外部的控制信号,第五CMOS管(M5)的漏极连接有第二上拉电阻(R2)的第一端;第六CMOS管(M6)的栅极连接有第一与非门(U1)的输出端,第一与非门(U1)的输入端连接可配置低速PAD外部的控制信号,第六CMOS管(M6)的漏极连接有第三上拉电阻(R3)的第一端;第四CMOS管(M4)的源极、第五CMOS管(M5)的源极和第六CMOS管(M6)的源极均连接到电源(VDD);第一上拉电阻(R1)的第二端、第二上拉电阻(R2)的第二端、第三上拉电阻(R3)的第二端均连接到第七CMOS管(M7)的漏极;第一与非门(U1)的第一输入端、第二与非门(U2)的第一输入端和第三与非门(U3)的第一输入端均与第二非门(U7)的输入端连接。
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