[发明专利]一种基于SOI工艺的D触发器电路

摘要

本发明涉及一种基于SOI工艺的D触发器电路，包括时钟信号单元、输入级延迟单元、第一双互锁存储单元、第二双互锁存储单元和输出判定级单元，所述时钟信号单元的输入端与时钟信号输入端CK相连，输出端有两个分别与输入级延迟单元、第一双互锁存储单元和第二双互锁存储单元相连；所述输入级延迟单元的输入端与数据信号输入端D相连，输出端与第一双互锁存储单元的输入端相连；所述第一双互锁存储单元的输出端经过中间传输逻辑单元与第二双互锁存储单元的输入端相连，所述第二双互锁存储单元的输出端与输出判定级单元的输入端相连，所述输出判定级单元的输出端分别与第一输出端Q和第二输出端QN相连。本发明具有抗辐射效应，且能够减小面积。

主权项

1.一种基于SOI工艺的D触发器电路，包括时钟信号单元、输入级延迟单元、第一双互锁存储单元、第二双互锁存储单元和输出判定级单元，其特征在于，所述时钟信号单元的输入端与时钟信号输入端CK相连，输出端有两个分别与输入级延迟单元、第一双互锁存储单元和第二双互锁存储单元相连；所述输入级延迟单元的输入端与数据信号输入端D相连，输出端与第一双互锁存储单元的输入端相连；所述第一双互锁存储单元的输出端经过中间传输逻辑单元与第二双互锁存储单元的输入端相连，所述第二双互锁存储单元的输出端与输出判定级单元的输入端相连，所述输出判定级单元的输出端分别与第一输出端Q和第二输出端QN相连；所述时钟信号单元有时钟信号输入端CK、信号传输端CK1_N、信号传输端CK2_N、信号输出端CK1和信号输出端CK2；所述时钟信号单元包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管；所述第一PMOS管的栅极连接时钟信号输入端CK、源极接电源VCC、漏极接信号传输端CK1_N；所述第二PMOS管的栅极接信号传输端CK1_N、源极接电源VCC、漏极与信号输出端CK1相连；所述第三PMOS管的栅极连接时钟信号输入端CK、源极接电源VCC、漏极接信号传输端CK2_N；所述第四PMOS管的栅极接信号传输端CK2_N、源极接电源VCC、漏极与信号输出端CK2相连；所述第一NMOS管的栅极连接时钟信号输入端CK、源极接地、漏极接信号传输端CK1_N；所述第二NMOS管的栅极接信号传输端CK1_N、源极接地、漏极与信号输出端CK1相连；所述第三NMOS管的栅极连接时钟信号输入端CK、源极接地、漏极接信号传输端CK2_N；所述第四NMOS管的栅极接信号传输端CK2_N、源极接地、漏极与信号输出端CK2相连。