[发明专利]一种应用于高速流水线ADC的比较器

摘要

本发明公开了一种应用于高速流水线ADC的比较器，包括开关电容采样前端电路、预放大级电路和电容存储锁存输出级电路；开关电容采样前端将输入信号和参考电压进行采样输入；预放大级电路将采样得到的输入信号进行预防大，同时预防大级电路由于不与轨到轨电压变化的输出直接相连，在一定程度上能减小回踢噪声，且预放大级中采用的交叉耦合结构也能减小回踢噪声的影响；所述电容存储锁存输出级电路利用两个首尾相连的反相器组成正反馈环路，将存储在电容上微小的比较结果进行放大和锁存输出，本级中的两个NMOS管MN3和MN4在比较器再生阶段，产生轨到轨电压变化时关断，使输入端与轨到轨的输出变化隔离，从而极大地消除了回踢噪声的影响。

主权项

一种应用于高速流水线ADC的比较器，包括开关电容采样前端电路、预放大级电路和电容存储锁存输出级电路；其特征在于：所述开关电容采样前端电路包括4个均受时序S1控制的采样前端开关和2个电容，4个采样前端开关分别记作开关S11、开关S12、开关S13和开关S14，2个电容分别记作电容C1和电容C2，开关S11和开关S12分别采样输入差分信号VIP和差分参考电平VRP至电容C1，开关S13和开关S14分别采样输入差分信号VIN和差分参考电平VRN至电容C2；所述预放大级电路包括3个PMOS管、4个NMOS管和2个均受时序S2A控制的开关，其中的3个PMOS管分别记作PMOS管MP1、PMOS管MP2和PMOS管MP3，4个NMOS管分别记作NMOS管MN1、NMOS管MN2、NMOS管MN9和NMOS管MN10,2个开关分别记作开关S2A1和开关S2A2；所述电容存储锁存输出级电路包括2个PMOS管、8个NMOS管、电容C3和1个受S1控制的开关S15，其中的2个PMOS管分别记作PMOS管MP4和PMOS管MP5，8个NMOS管分别记作NMOS管MN3、NMOS管MN4、NMOS管MN5、NMOS管MN6、NMOS管MN7、NMOS管MN8、NMOS管MN11和NMOS管MN12；上述所有器件的连接关系如下：电容C1的一端同时与采样输入差分信号VIP相连的开关S1和与差分参考电平VRP相连的开关S2相连，电容C1的另一端连接NMOS管MN1的栅端；电容C2的一端同时与采样输入差分信号VIN相连的开关S3和与差分参考电平VRN相连的S4相连，电容C2的另一端连接NMOS管MN2的栅端；NMOS管MN1的源端接地，栅端和漏端分别接到开关S2A1的两端；NMOS管MN2的源端接地，栅端和漏端分别接到开关S2A2的两端；NMOS管MN9的源漏端相连接到NMOS管MN1的漏端，栅端接到NMOS管MN2的栅端；NMOS管MN10的源漏端相连接到NMOS管MN2的漏端，栅端接到NMOS管MN1的栅端；PMOS管MP1和PMOS管MP2的源端均连接到PMOS管MP3的漏端；PMOS管MP1的栅端和漏端均连接到NMOS管MN1的漏端；PMOS管MP2的栅端和漏端均连接到NMOS管MN2的漏端；PMOS管MP3的源端接电源电压，栅端接偏置电压VBias；NMOS管MN3和NMOS管MN4的源端均连接到地；NMOS管MN3的栅端接PMOS管MP1的漏端；NMOS管MN4的栅端接PMOS管MP2的漏端；NMOS管MN7和NMOS管MN8的源端均连接到地，NMOS管MN7和NMOS管MN8的栅端均连接到偏置电压S2A；NMOS管MN5的栅端与NMOS管MN6的栅端均连接到偏置电压S1；NMOS管MN5的源端接NMOS管MN3的漏端，漏端与NMOS管MN7的漏端相连；NMOS管MN6的源端接NMOS管MN4的漏端，漏端与NMOS管MN8的漏端相连；PMOS管MP4和NMOS管MN11的栅端相连、并与PMOS管MP5和NMOS管MN12的漏端相连接；PMOS管MP4和NMOS管MN11的漏端相连、并与PMOS管MP5和NMOS管MN12的栅端相连接；开关15的两端与NMOS管MN11和NMOS管MN12的栅端相连接；PMOS管MP4和PMOS管MP5的源端均连接到电源电压；电容C3的两端分别与NMOS管MN11和NMOS管MN12的源端相连接。