[发明专利]一种提高读噪声容限和写裕度的亚阈值SRAM存储单元电路

摘要

一种提高读噪声容限和写裕度的亚阈值SRAM存储单元电路，属于集成电路技术领域。本发明的电路中第一PMOS管MP1、第一NMOS管MN1、第三NMOS管MN3和第三PMOS管MP3构成第一反相器，第二PMOS管MP2、第二NMOS管MN2、第四NMOS管MN4和第四PMOS管MP4构成第二反相器，用于存储相反的数据，即存储点Q和存储点QB的数据；第七NMOS管MN7和第八NMOS管MN8用于控制读操作，第三NMOS管MN3、第三PMOS管MP3、第四NMOS管MN4、第四PMOS管MP4用于提高写能力。本发明改善了写数据的能力，使用新的写操作的方法，使得数据很容易写进单元中，大幅度提升了写裕度；同时本发明采用读写分离结构，使得读噪声容限达到最大化，本发明可以工作在亚阈值区，降低了功耗。

主权项

1.一种提高读噪声容限和写裕度的亚阈值SRAM存储单元电路，其特征在于，包括第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)、第四NMOS管(MN4)、第五NMOS管(MN5)、第六NMOS管(MN6)、第七NMOS管(MN7)、第八NMOS管(MN8)、第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)、第四PMOS管(MP4)，第五NMOS管(MN5)的栅极、第六NMOS管(MN6)的栅极、第三PMOS管(MP3)的栅极和第四PMOS管(MP4)的栅极接字线(WL)，第五NMOS管(MN5)的漏极接第二位线(BLN)，其源极接第一NMOS管(MN1)的栅极、第三NMOS管(MN3)的源极和第三PMOS管(MP3)的漏极；第一PMOS管(MP1)的栅极连接第三PMOS管(MP3)的源极、第七NMOS管(MN7)的栅极、第二PMOS管(MP2)的漏极、第二NMOS管(MN2)的漏极和第三NMOS管(MN3)的漏极，其漏极接第二PMOS管(MP2)的栅极、第四PMOS管(MP4)的源极以及第一NMOS管(MN1)的漏极和第四NMOS管(MN4)的漏极；第三NMOS管(MN3)的栅极接第一信号控制线(SL)，第四NMOS管(MN4)的栅极接第二信号控制线(SR)；第六NMOS管(MN6)的漏极接第一位线(BL)，其源极接第二NMOS管(MN2)的栅极、第四NMOS管(MN4)的源极和第四PMOS管(MP4)的漏极；第八NMOS管(MN8)的栅极接读字线(RWL)，其漏极接读位线(RBL)，其源极接第七NMOS管(MN7)的漏极，第七NMOS管(MN7)的源极接第三信号控制线(VVSS)；第一PMOS管(MP1)的源极和第二PMOS管(MP2)的源极接电源电压(VDD)，第一NMOS管(MN1)的源极和第二NMOS管(MN2)的源极接地电压(GND)；所有的NMOS管的体端均与地电压(GND)相连，所有的PMOS管的体端均与电源电压(VDD)相连。