[发明专利]一种超结VDMOS器件有效
| 申请号： | 201710668236.6 | 申请日： | 2017-08-07 |
| 公开（公告）号： | CN107482049B | 公开（公告）日： | 2020-03-31 |
| 发明（设计）人： | 任敏;罗蕾;谢驰;李泽宏;高巍;张金平;张波 | 申请（专利权）人： | 电子科技大学 |
| 主分类号： | H01L29/06 | 分类号： | H01L29/06;H01L29/78 |
| 代理公司： | 成都点睛专利代理事务所(普通合伙) 51232 | 代理人： | 葛启函 |
| 地址： | 611731 四川省成*** | 国省代码： | 四川;51 |
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| 摘要： | 本发明提出了一种超结VDMOS器件，属于功率器件领域。本发明通过在传统超结VDMOS器件耐压区中P型柱与N型柱所形成的交界面自顶至底层叠设置与衬底半导体材料导电类型相同的轻掺杂空穴势阱区和重掺杂空穴势垒区，并通过重掺杂空穴势垒区来固定超结VDMOS器件的雪崩击穿点，最终使得雪崩击穿电流的路径避开了寄生BJT的基区电阻，进而避免在器件发生雪崩击穿时开启寄生三极管，从而增强了超结VDMOS器件的抗UIS失效能力，提高了超结VDMOS器件在非位电感负载应用中的可靠性。 | ||
| 搜索关键词： | 一种 vdmos 器件 | ||
【主权项】：
一种超结VDMOS器件，包括金属化漏极(1)、第一导电类型半导体掺杂衬底(2)、第一导电类型半导体掺杂漂移区(3)、第二导电类型半导体体区(7)、第一导电类型半导体掺杂源区(8)、第二导电类型半导体掺杂接触区(9)、多晶硅栅电极(10)、栅介质层(11)和金属化源极(12)；金属化漏极(1)位于第一导电类型掺杂衬底(2)的背面，超结结构位于第一导电类型掺杂衬底(2)的正面，所述超结结构由第一导电类型半导体掺杂漂移区(3)及其两侧的第二导电类型半导体掺杂柱区(6)构成，第二导电类型半导体体区(7)位于所述超结结构顶部两侧且分别与第一导电类型半导体掺杂漂移区(3)和第二导电类型半导体掺杂柱区(6)相接触，第二导电类型半导体体区(7)内具有相互独立的第一导电类型半导体掺杂源区(8)和第二导电类型半导体掺杂接触区(9)，栅介质层(11)位于部分第二导电类型半导体体区(7)和第一导电类型半导体掺杂漂移区(3)的上表面，多晶硅栅电极(10)埋设于栅介质层(11)内且位于第一导电类型半导体掺杂漂移区(3)上方，金属化源极(12)位于器件表面且与部分第一导电类型半导体掺杂源区(8)、第二导电类型半导体掺杂接触区(9)的上表面及栅介质层(11)上表面及侧面相接触；其特征在于：所述第一导电类型半导体掺杂漂移区(3)中还具有第一导电类型半导体轻掺杂空穴势阱区(4)和第一导电类型半导体重掺杂空穴势垒区(5)；所述第一导电类型半导体轻掺杂空穴势阱区(4)和第一导电类型半导体重掺杂空穴势垒区(5)由下至上层叠于所述第一导电类型半导体掺杂漂移区(3)与第二导电类型半导体掺杂柱区(6)交界处，所述第一导电类型半导体轻掺杂空穴势阱区(4)的下表面与第一导电类型半导体掺杂衬底(2)的上表面重合，所述第一导电类型半导体重掺杂空穴势垒区(5)的上表面与第二导电类型半导体体区(7)的上表面重合。
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