[发明专利]一种基于FPGA的通用定点数神经网络卷积加速器硬件结构

摘要

本发明公开了一种基于FPGA的通用定点数神经网络卷积加速器硬件结构，包括通用AXI4高速总线接口，通用GPIO接口；提供通用的存储器硬件并且支持高并行的读写操作；通用卷积器可对定点数精度配置，可配置卷积操作大小，在完成数据存储后可配合高并行的读写进行高并行的卷积运算；通用读写控制单元，包含对ram、rom、Fifo的读写控制逻辑以及地址产生逻辑；通用状态控制器，针对卷积层和读写、计算过程做出相应的单元运行反应，控制整体的计算流程；通用卷积结果缓存器，采用对卷积结果分段式累加的方法，高速并行对处理结果进行缓存和向总线发送。本发明在基于Yolo算法的人脸检测和基于CNN的人脸识别应用中得到验证，体现出极高的运行速度和较高的数据精度。

主权项

一种基于FPGA的通用定点数神经网络卷积加速器硬件结构，其特征在于，包括：AXI4总线接口，所述AIX4总线接口为通用总线结构，可将所述加速器挂载至任意使用AXI4总线协议的总线设备上工作；高并行卷积核与特征图数据缓存区，所述高并行卷积核与特征图数据缓存区用于缓存来自总线上的待计算数据，包括卷积神经网络的卷积核、偏置参数和相对应的特征图数据用于卷积，所述高并行卷积核与特征图数据缓存区为通用缓存区，可缓存神经网络中各个层次对应的待计算数据，所述高并行卷积核与特征图数据缓存区由多个子缓存区共同构成，可进行高速的并行数据访问；分段式卷积结果缓存区，所述分段式卷积结果缓存区用于存放卷积计算的结果数据，采用分段式的方式进行缓存；卷积计算器，所述卷积计算器用于完成高并行卷积核与特征图数据缓存区数据的卷积计算并返回计算的结果给分段式卷积结果缓存区；缓存区控制器，所述缓存区控制器用于控制来自总线的数据存放逻辑、由缓存区向卷积计算单元发送数据的控制逻辑以及计算结果的分段式缓冲逻辑；状态控制器，所述状态控制器用于控制卷积器工作流程，包括接收、缓存、计算、再缓存、发送和等待接收；直接存取控制器，所述直接存取控制器用于完成外部存储器和处理器与高并行卷积核与特征图数据缓存区和分段式卷积结果缓存区的数据传输；所述高并行卷积核与特征图数据缓存区和分段式卷积结果缓存区分别通过AXI4总线接口连接直接存取控制器；直接存取控制器通过AXI4总线连接外部存储器和处理器；卷积计算器的输入端和输出端分别连接高并行卷积核与特征图数据缓存区和分段式卷积结果缓存区；缓存区控制器通过地址和控制线分别连接高并行卷积核与特征图数据缓存区和分段式卷积结果缓存区；状态控制器的输入端和输出端分别通过控制线连接外部存储器和处理器、缓存区控制器。