[发明专利]一种基于FPGA的SoC原型验证方法

摘要

本发明公开了一种基于FPGA的SoC原型验证方法，所采用的原型验证系统由母板和子板两部分构成，所述母板的FPGA包含SoC待测模块(1)以及母板接口控制模块(2)；子板通过测试连接器(3)与母板连接；子板FPGA包含子板接口控制模块(4)以及测试接口(5)；母板接口控制模块(2)利用时分复用技术将待测模块信号压缩发送到子板接口控制模块(4)，子板接口控制模块(4)提取并解析信号分配到测试接口(5)，测试接口(5)与测试设备连接。本方法摆脱了原型验证系统FPGA存储资源有限，使用内建逻辑分析仪工具ChipScope受到测试信号位宽、采样深度限制，由于不需使用ChipScope，可以显著降低FPGA存储资源使用率，缩短FPGA实现过程，对提高验证测试效率有很高实用价值。

主权项

1.一种基于FPGA的SoC原型验证方法，其特征在于该方法的具体步骤为：第一步 搭建SoC原型验证系统SoC原型验证系统，包括：Soc待测模块(1)、母板接口控制模块(2)、测试板连接器(3)、子板接口控制模块(4)和测试接口(5)；Soc待测模块(1)与母板接口控制模块(2)连接，母板接口控制模块(2)与测试板连接器(3)连接，测试板连接器(3)与子板接口控制模块(4)连接，子板接口控制模块(4)与测试接口(5)连接；测试接口(5)为多个；Soc待测模块(1)的功能为：模拟SoC芯片功能，并把待测信号与母板接口控制模块(2)连接；母板接口控制模块(2)的功能为：把SoC待测信号压缩后通过测试板连接器(3)发送到测试子板；子板接口控制模块(4)的功能为：接收母板发送到测试子板的数据，解析后发送到测试接口(5)；第二步 处理SoC待测信号根据原型验证所需的测试内容提取待测信号，并且待测信号根据所述的不同时钟域分组，时钟声明为Clk_test[N‑1:0]，其中N‑1为时钟域个数；母板接口控制模块(2)为每个时钟域的待测信号输入压缩比例控制时钟Clk_compress[N‑1:0]，根据Clk_compress母板接口控制模块(2)利用时分复用方式将同一时钟域的多个待测信号进行压缩处理，若第M组待测信号位宽为10，压缩处理后信号位宽降为：10/压缩比例；压缩比例为Clk_compress[M‑1]与Clk_test[M‑1]的比值；压缩比例在预定范围内自定义，上限由Clk_compress达到的最大频率决定；母板接口控制模块(2)的输出包括：压缩后的待测数据以及Clk_compress[N‑1:0]；子板接口控制模块(4)根据Clk_compress[N‑1:0]对接收到的待测数据进行解压缩，并把待测数据输出到相应测试接口(5)；根据输入的按时钟域分组后待测的信号以及输入压缩比时钟Clk_compress，利用接口控制IP生成函数自动生成相应母板接口控制IP和相应的子板接口控制IP；第三步 实现及烧写母板子板FPGA根据FPGA的完整实现流程，完成SoC原型代码以及母板接口控制模块(2)在母板FPGA上的综合、翻译、映射、布局布线、生成FPGA烧写编程文件，并完成FPGA烧写；完成子板接口控制模块(4)在子板FPGA上的综合、翻译、映射、布局布线、生成FPGA烧写编程文件，并完成FPGA烧写；第四步 测试SoC原型Soc待测模块(1)模拟SoC芯片功能，并把待测信号与母板接口控制模块(2)连接；通过测试接口(5)与逻辑分析仪连接，利用逻辑分析仪，对SoC待测信号进行测试；至此，完成了基于FPGA的SoC原型验证。