[发明专利]硬件加速器引擎有效
| 申请号： | 201710912345.8 | 申请日： | 2017-09-29 |
| 公开（公告）号： | CN108268943B | 公开（公告）日： | 2022-08-23 |
| 发明（设计）人： | T·勃伊施;G·德索利 | 申请（专利权）人： | 意法半导体股份有限公司;意法半导体国际有限公司 |
| 主分类号： | G06N3/063 | 分类号： | G06N3/063;G06N3/04 |
| 代理公司： | 北京市金杜律师事务所 11256 | 代理人： | 王茂华 |
| 地址： | 意大利阿格*** | 国省代码： | 暂无信息 |
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| 摘要： | 本公开涉及硬件加速器引擎。实施例涉及支持深度神经网络算法卷积阶段的有效映射的硬件加速器引擎。硬件加速器引擎包括多个卷积加速器，并且多个卷积加速器中的每一个包括内核缓冲器、特征线缓冲器和多个乘法累加(MAC)单元。MAC单元被布置为对从内核缓冲器和特征线缓冲器两者接收的数据进行乘法和累加。硬件加速器引擎还包括耦合到串流开关的输出总线端口的至少一个输入总线、耦合到串流开关的输入总线端口的至少一个输出总线、或硬连线到串流开关的相应输出总线和输入总线端口的至少一个输入总线和至少一个输出总线。 | ||
| 搜索关键词： | 硬件 加速器 引擎 | ||
【主权项】：
1.一种支持深度神经网络算法的卷积阶段的有效映射的硬件加速器引擎，所述硬件加速器引擎包括：多个卷积加速器，所述多个卷积加速器中的每一个包括：内核缓冲器；特征线缓冲器；多个乘法累加(MAC)单元，被布置为对从所述内核缓冲器和所述特征线缓冲器接收的数据进行乘法和累加；以及耦合到串流开关的输出总线端口的至少一个输入总线；耦合到所述串流开关的输入总线端口的至少一个输出总线；或者硬连线到所述串流开关的相应输出总线端口和输入总线端口的至少一个输入总线和至少一个输出总线。
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