[发明专利]一种刻蚀双大马士革结构的方法在审
申请号: | 201711015534.1 | 申请日: | 2017-10-25 |
公开(公告)号: | CN107845571A | 公开(公告)日: | 2018-03-27 |
发明(设计)人: | 贺可强;习艳军;杨渝书;王向永 | 申请(专利权)人: | 上海华力微电子有限公司 |
主分类号: | H01L21/033 | 分类号: | H01L21/033;H01L21/768 |
代理公司: | 上海申新律师事务所31272 | 代理人: | 俞涤炯 |
地址: | 201203 上海市浦*** | 国省代码: | 上海;31 |
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摘要: | 本发明提供了一种刻蚀双大马士革结构的方法,其中,包括以下步骤提供半导体结构;于半导体的缓冲层表面形成一膜层,膜层具有相对介电层的高刻蚀选择比以及具有压缩应力;于膜层表面形成第一刻蚀阻挡层,并形成第一刻蚀工艺窗口;通过第一刻刻蚀工艺窗口由上至下依次刻蚀膜层、金属掩膜层以形成初始沟槽;去除第一刻蚀阻挡层,并形成一第二刻蚀阻挡层;图案化第二刻蚀阻挡层以形成第二刻蚀工艺窗口;通过第二刻蚀工艺窗口刻蚀对应的初始沟槽的底部以形成初始通孔;去除第二刻蚀阻挡层之后进行一体化刻蚀,以形成对应第二互连结构的沟槽及通孔。其技术方案的有益效果在于,可有效解决金属硬质掩模涂层厚度掌握不好,引起大马士革形貌异常的问题。 | ||
搜索关键词: | 一种 刻蚀 大马士革 结构 方法 | ||
【主权项】:
一种刻蚀双大马士革结构的方法,其特征在于,包括以下步骤:步骤S1、提供一半导体结构,所述半导体结构包括衬底,形成于所述衬底中并于所述衬底表面暴露的第一金属互联结构,覆盖于所述衬底上的阻挡层、覆盖于所述阻挡层上的低介电常数层、覆盖于低介电常数层上的金属掩膜层,以及覆盖于所述金属掩膜层上的缓冲层;步骤S2、于所述缓冲层表面形成一膜层,所述膜层具有相对介电层的高刻蚀选择比以及具有压缩应力;步骤S3、于所述膜层表面形成一第一刻蚀阻挡层,并图案化所述刻蚀阻挡层,以形成对应一第二金属互联结构的沟槽位置的第一刻蚀工艺窗口;步骤S4、通过所述第一刻刻蚀工艺窗口由上至下依次刻蚀所述膜层、所述金属掩膜层以形成初始沟槽;步骤S5、去除所述第一刻蚀阻挡层,并于残留的所述膜层表面以及所述初始沟槽中形成一第二刻蚀阻挡层;步骤S6、图案化所述第二刻蚀阻挡层,以形成对应所述第二金属互联结构的通孔位置的第二刻蚀工艺窗口;步骤S7、通过所述第二刻蚀工艺窗口刻蚀对应的所述初始沟槽的底部以形成初始通孔;步骤S8、去除所述第二刻蚀阻挡层;步骤S9、以所述膜层、所述缓冲层及所述金属掩膜层形成的复合层为掩膜对所述初始沟槽以及所述初始通孔进行一体化刻蚀,以形成对应所述第二互连结构的沟槽及通孔。
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H01 基本电气元件
H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造
H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造