[发明专利]一种低漏源通态电阻的UMOS器件结构及制备方法在审
| 申请号： | 201711066266.6 | 申请日： | 2017-11-02 |
| 公开（公告）号： | CN107845581A | 公开（公告）日： | 2018-03-27 |
| 发明（设计）人： | 吴昊;杨丰;付晓君;向凡;郑直 | 申请（专利权）人： | 中电科技集团重庆声光电有限公司 |
| 主分类号： | H01L21/336 | 分类号： | H01L21/336;H01L29/78 |
| 代理公司： | 北京同恒源知识产权代理有限公司11275 | 代理人： | 赵荣之 |
| 地址： | 401332 重庆市*** | 国省代码： | 重庆;85 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明涉及一种低漏源通态电阻的UMOS器件结构及制备方法，该结构包括P+型衬底；设置于所述P+型衬底表面的外延层；设置于所述外延层表面N型体区；设置于所述N型体区表面P+型源区；贯穿所述P+型源区和N型体区且位于外延层内的沟槽；对沟槽的底部进行P型杂质二次掺杂，掺杂区域位于外延层内；设置于沟槽底部及侧壁的栅氧化层；设置于栅氧化层表面且填充所述沟槽的栅极多晶硅。本发明可在传统UMOS结构基础上，降低漏源通态电阻超过10％。本发明工艺简单易行，实施度高，且新的UMOS结构清楚简单，稳定可靠，易实现，具有高度的产业利用价值。 | ||
| 搜索关键词： | 一种 低漏源通态 电阻 umos 器件 结构 制备 方法 | ||
【主权项】：
一种低漏源通态电阻的UMOS器件结构，其特征在于：包括P+型衬底(101)；设置于所述P+型衬底表面的外延层(102)；设置于所述外延层表面N型体区(103)；设置于所述N型体区表面P+型源区(107)；贯穿所述P+型源区和N型体区且位于外延层内的沟槽(201)；对沟槽的底部进行P型杂质(104)二次掺杂，掺杂区域位于外延层内；设置于沟槽底部及侧壁的栅氧化层(105)；设置于栅氧化层表面且填充所述沟槽的栅极多晶硅(106)。
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H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
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