[发明专利]双沿触发环形缓冲器及通信系统

摘要

本发明公开一种双沿触发环形缓冲器及通信系统，该环形缓冲器包括逻辑时钟生成模块及数据写入模块，其中，逻辑时钟生成模块，用于在检测到多个第一触发信号输入端中对应的触发信号输入时，生成相应的第一逻辑时钟信号；或者多个第二触发信号输入端中对应的触发信号输入时，生成相应的第二逻辑时钟信号；数据写入模块，用于根据第一逻辑时钟信号或第二逻辑时钟信号，从多个对应的输入端写入外部系统输出的数据。本发明解决了没有双沿触发器时，容易出现缓冲器中的寄存器建立时间和保持时间的违反的问题。由于采用两步写入，相较于现有的一步写入，本发明减少了寄存器的数据传输的时序复杂度。

主权项

一种双沿触发环形缓冲器，其特征在于，所述环形缓冲器包括逻辑时钟生成模块及数据写入模块，所述逻辑时钟生成模块包括多个第一触发信号输入端、多个第二触发信号输入端及多个逻辑时钟信号输出端，所述逻辑时钟生成模块的多个所述第一触发信号输入端及多个所述第二触发信号输入端分别用于接入相应的触发信号，所述逻辑时钟生成模块的多个逻辑时钟信号输出端分别与所述数据写入模块的多个逻辑时钟信号输入端一一对应连接；所述数据写入模块的多个输入端与外部系统连接；其中，所述逻辑时钟生成模块，用于在检测到多个所述第一触发信号输入端中对应的所述触发信号输入时，生成相应的第一逻辑时钟信号；或者多个所述第二触发信号输入端中对应的所述触发信号输入时，生成相应的第二逻辑时钟信号；所述数据写入模块，用于根据所述第一逻辑时钟信号或所述第二逻辑时钟信号，从多个所述对应的输入端写入所述外部系统输出的数据。