[发明专利]锁相环电路在审
| 申请号： | 201711146256.3 | 申请日： | 2017-11-17 |
| 公开（公告）号： | CN108233921A | 公开（公告）日： | 2018-06-29 |
| 发明（设计）人： | 沈瑞滨;张智贤;蔡宗宪 | 申请（专利权）人： | 台湾积体电路制造股份有限公司 |
| 主分类号： | H03L7/08 | 分类号： | H03L7/08;H03L7/083 |
| 代理公司： | 南京正联知识产权代理有限公司 32243 | 代理人： | 顾伯兴 |
| 地址： | 中国台湾新竹科*** | 国省代码： | 中国台湾;71 |
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| 摘要： | 一种锁相环(Phase‑Locked‑Loop，PLL)电路包括：参考锁相环电路，被配置成产生参考时钟信号；单一时钟树电路，耦合到所述参考锁相环电路，且被配置成分配所述参考时钟信号；以及多个指定锁相环电路，耦合到所述时钟树电路，其中所述指定锁相环电路分别被配置成经由所述单一时钟树电路接收所分配的所述参考时钟信号并基于所述参考时钟信号来提供各自的时钟信号。 | ||
| 搜索关键词： | 锁相环电路 参考时钟信号 单一时钟 树电路 耦合到 配置 时钟树电路 时钟信号 参考 锁相环 分配 电路 | ||
【主权项】：
1.一种锁相环电路，其特征在于，包括：参考锁相环电路，被配置成产生参考时钟信号；单一时钟树电路，耦合到所述参考锁相环电路，且被配置成分配所述参考时钟信号；以及多个指定锁相环电路，耦合到所述时钟树电路，其中所述指定锁相环电路分别被配置成经由所述单一时钟树电路接收所分配的所述参考时钟信号并基于所述参考时钟信号来提供各自的时钟信号。
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