[发明专利]基于间距倍增形成的集成电路图案及形成方法

摘要

本发明提供一种基于间距倍增形成集成电路图案及形成方法，包括提供半导体基底，于其上形成图案掩膜结构层，包括若干具有第一间隙的掩膜单元；对掩膜单元显露于第一间隙的侧部进行离子掺杂，形成掺杂部及未进行离子掺杂的本征部，掺杂部的刻蚀速率与本征部不同；沉积本征图案辅助层，填充掩膜单元之间的第一间隙；采用特定刻蚀选择比进行刻蚀以形成在半导体基底上的第二间隙，选自去除掺杂部及去除本征部和本征图案辅助层中的一种，第二间隙小于第一间隙。通过上述方案，本发明提供的图案形成方法，解决了现有曝光显影技术受限及工艺复杂的问题，基于特殊间距倍增技术，利用图案掩膜结构层及本征图案辅助层，得到线径微缩的图案结构，工艺简单。

主权项

一种基于间距倍增形成集成电路图案的方法，其特征在于，包括如下步骤：1)提供一半导体基底，并于所述半导体基底上形成一图案掩膜结构层，所述图案掩膜结构层包括若干个掩膜单元，且所述掩膜单元之间具有第一间隙；2)对所述掩膜单元显露于所述第一间隙的侧部进行离子掺杂，使所述掩膜单元的侧部形成为掺杂部，且所述掩膜单元另具有被所述掺杂部包覆的未进行离子掺杂的本征部，所述掺杂部与所述本征部具有不同的刻蚀速率；3)沉积一本征图案辅助层于所述半导体基底上，且所述本征图案辅助层至少填充所述掩膜单元之间的所述第一间隙；以及4)采用特定刻蚀选择比对步骤3)得到的结构进行刻蚀，以形成在所述半导体基底上的第二间隙，所述第二间隙的形成方法包括选自于去除所述掺杂部且保留所述本征部和所述本征图案辅助层为掩膜图案组合，以及去除所述本征部和所述本征图案辅助层且保留所述掺杂部为掩膜图案修正上述两者的其中一个，从而形成集成电路图案，所述第二间隙位于所述集成电路图案中且小于所述第一间隙。