[发明专利]一种图形处理器深度值提前测试电路

摘要

本发明一种图形处理器深度值提前测试电路，包括提前测试的光栅化单元(1)、深度压缩和解压缩单元(2)、深度Tile Cache和深度TileTable Cache单元(3)、存储深度和Tile的Zmin和Zmax的DDR存储器(4)。在深度压缩时按Tile提取深度的最大值和最小值，并与采用基于Tile的光栅化单元配合使用，能够在图形处理器进行光栅化时按Tile进行提前深度值测试，消去大量不需要绘制的三角形，减轻图形处理器染色流水线的负载，降低存储带宽需求，提高图形绘制性能。

主权项

一种图形处理器深度值提前测试电路，其特征为所述电路包括提前测试的光栅化单元(1)、深度压缩和解压缩单元(2)、深度Tile Cache和深度TileTable Cache单元(3)、存储深度和Tile的Zmin和Zmax的DDR存储器(4)；在光栅化单元(1)进行片段深度测试后对通过测试的深度数据送到深度压缩和解压缩单元(2)进行压缩，并产生每个Tile数据的深度最大值和最小值，光栅化时对基于Tile的片段数据进行提前深度测试：其中，提前深度测试失败的Tile被直接丢弃；通过提前深度测试的Tile会被发送到染色器任务调度单元调度到染色器上执行像素染色功能，片断进行像素染色后送到片断处理单元进行深度测试及混合操作，最后通过深度Tile Cache和深度TileTable Cache单元(3)写入到DDR存储器(4)中。