[发明专利]编码信息转换计算系统

摘要

编码信息转换计算系统属于转换计算系统技术领域，尤其涉及一种编码信息转换计算系统。本发明提供一种处理速度快、成本低的编码信息转换计算系统。本发明包括FPGA芯片、供电部分、编码器、电平转换电路，其结构要点FPGA芯片分别与供电部分、电平转换电路、接口电路相连，接口电路与编码器相连，电平转换电路与上位机相连；所述编码器的输出采用差分信号；编码器接口电路由收发芯片、滤波电容、限流电阻组成，接口电路将编码器输出的差分信号转换成可以输入FPGA芯片的电平。

主权项

1.编码信息转换计算系统，包括FPGA芯片、供电部分、编码器、电平转换电路，其特征在于FPGA芯片分别与供电部分、电平转换电路、接口电路相连，接口电路与编码器相连，电平转换电路与上位机相连；所述编码器的输出采用差分信号；编码器接口电路由收发芯片、滤波电容、限流电阻组成，接口电路将编码器输出的差分信号转换成可以输入FPGA芯片的电平；所述供电部分分别向编码器和FPGA芯片提供稳恒电压；所述FPGA芯片对编码器信号进行采集，对采集到的信号进行检查与校验；FPGA芯片包括FPGA 逻辑控制模块、接收／发送模块、时钟与清零信号生成模块、串并／并串转换模块、起始／警告位检查模块、CRC校验模块、锁存器模块；所述 FPGA 逻辑控制模块根据时钟脉冲计数器，在一个传输周期内的不同时间节点处按时序要求分别使能各模块；所述接收／发送模块对编码器接口进行识别，与上位机通过ISA总线并行通信；时钟与清零信号生成模块对系统时钟进行分频，并生成清零信号；清零信号用于一个传输周期开始前对计数器、寄存器及各模块使能信号进行清零，时钟信号则分别为编码器和FPGA提供同步时钟；串并／并串转换模块：串并转换模块将编码器串行数据转换成并行数据；并串转换模块将上位机发送的并行模式指令，转化成串行数据传输给编码器；起始／警告位检查模块对接口编码器在发送起始位后，检查错误位是否异常；若报错则开始将绝对位置值进行串并转换；反之，则立即进入恢复时间，开始下一次位置值采集；CRC校验模块对绝对位置值和附加信息进行编码校验；对位置值及附加信息进行CRC校验；锁存器模块将各编码器的编码值及附加信息进行锁存。