[发明专利]屏蔽栅沟槽MOSFET及其制造方法在审
| 申请号： | 201711234701.1 | 申请日： | 2017-11-30 |
| 公开（公告）号： | CN108010961A | 公开（公告）日： | 2018-05-08 |
| 发明（设计）人： | 范让萱 | 申请（专利权）人： | 上海华虹宏力半导体制造有限公司 |
| 主分类号： | H01L29/423 | 分类号： | H01L29/423;H01L21/336;H01L29/78 |
| 代理公司： | 上海浦一知识产权代理有限公司 31211 | 代理人： | 郭四华 |
| 地址： | 201203 上海市浦东*** | 国省代码： | 上海;31 |
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| 摘要： | 本发明公开了一种屏蔽栅沟槽MOSFET，栅极结构的沟槽由顶部沟槽和底部沟槽叠加而成，底部沟槽自对准形成于顶部沟槽的底部且顶部沟槽的宽度大于底部沟槽的宽度；在底部沟槽的内侧表面形成有底部氧化层，在顶部沟槽的侧面形成有栅介质层，在沟槽中填充由第一多晶硅层，第一多晶硅层被回刻同时形成填充于底部沟槽中的屏蔽多晶硅和位于顶部沟槽侧面的多晶硅栅；在屏蔽多晶硅顶部的沟槽的剩余空隙中由层间膜完全填充并由层间膜形成多晶硅间隔离介质层。本发明还公开了一种屏蔽栅沟槽MOSFET的制造方法。本发明能在降低器件的阈值电压的同时降低器件的栅源漏电。 | ||
| 搜索关键词： | 屏蔽 沟槽 mosfet 及其 制造 方法 | ||
【主权项】：
1.屏蔽栅沟槽MOSFET，其特征在于，栅极结构包括：沟槽，由形成于半导体衬底中的顶部沟槽和底部沟槽叠加组成，所述顶部沟槽由光刻定义后进行各向异性刻蚀加各向同性刻蚀形成，所述底部沟槽自对准形成于所述顶部沟槽的底部且所述顶部沟槽的宽度大于所述底部沟槽的宽度；在所述底部沟槽的底部表面和侧面形成有底部氧化层，在所述顶部沟槽的侧面形成有栅介质层，所述底部氧化层厚度大于所述栅介质层的厚度，所述底部氧化层在所述底部沟槽内部所围的底部空隙的宽度小于所述栅介质层在所述顶部沟槽内部所围的顶部空隙的宽度；在所述沟槽中填充由第一多晶硅层，所述第一多晶硅层将所述底部空隙完全填充，在所述顶部沟槽中所述第一多晶硅层位于所述栅介质层的侧面且未将所述顶部空隙完全填充；所述第一多晶硅层被回刻使得填充于所述底部空隙中的所述第一多晶硅层和位于所述顶部沟槽中的所述第一多晶硅层相断开，由回刻后位于填充于所述底部空隙中的所述第一多晶硅层组成屏蔽多晶硅以及由回刻后位于所述顶部沟槽中的所述第一多晶硅层组成多晶硅栅；在所述屏蔽多晶硅顶部的所述沟槽的剩余空隙中由层间膜完全填充，并由所述层间膜形成所述屏蔽多晶硅和所述多晶硅栅之间的多晶硅间隔离介质层。
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