[发明专利]用于处理非常稀疏和超稀疏矩阵数据的硬件加速器架构在审
| 申请号： | 201711239220.X | 申请日： | 2017-11-30 |
| 公开（公告）号： | CN108268422A | 公开（公告）日： | 2018-07-10 |
| 发明（设计）人： | E.努尔维塔希;D.马尔 | 申请（专利权）人： | 英特尔公司 |
| 主分类号： | G06F17/16 | 分类号： | G06F17/16;G06F9/50 |
| 代理公司： | 中国专利代理(香港)有限公司 72001 | 代理人： | 郑浩;杨美灵 |
| 地址： | 美国加利*** | 国省代码： | 美国;US |
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| 摘要： | 公开一种用于处理非常稀疏和超稀疏矩阵数据的加速器架构。硬件加速器包括一个或多个片，各包含多个处理元件(PE)和数据管理单元(DMU)。PE要执行涉及由存储器所存储的非常或超稀疏矩阵的矩阵运算。DMU要经由接口(其被优化以提供对存储器的低等待时间、并行随机访问)来提供对存储器的多个PE访问。通过发出对一个或多个矩阵的值的随机访问读请求、发出对用作第二操作数的一个或多个向量的值的随机访问读请求，并且发出对用作结果的一个或多个向量的值的随机访问写请求，PE经由DMU执行矩阵运算。 | ||
| 搜索关键词： | 随机访问 存储器 稀疏矩阵 硬件加速器 矩阵运算 读请求 向量 稀疏 架构 矩阵 数据管理单元 处理元件 操作数 加速器 写请求 并行 存储 优化 访问 | ||
【主权项】：
1.一种用于执行关于非常稀疏或超稀疏矩阵的矩阵运算的硬件加速器，包括：一个或多个片，其中每个片包含：多个处理元件(PE)，其用来执行涉及由存储器所存储的、作为第一操作数的一个或多个非常或超稀疏矩阵的矩阵运算；以及数据管理单元(DMU)，其用来提供对所述存储器的所述多个PE访问，所述存储器经由接口用来与所述硬件加速器耦合，所述接口被优化以提供对数据的低等待时间、并行随机访问；其中所述多个PE经由所述DMU通过下列步骤来执行所述矩阵运算：在通过发出对指针值的随机访问读请求来识别所述一个或多个矩阵的值的位置之后发出对所述值的随机访问读请求的第一集合；发出对用作第二操作数的一个或多个向量的第一集合的值的随机访问读请求的第二集合；以及发出对用作结果的一个或多个向量的第二集合的值的随机访问写请求的第三集合。
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