[发明专利]一种基于FPGA的VGG-16通用处理模块及其控制方法在审
| 申请号： | 201711244286.8 | 申请日： | 2017-11-30 |
| 公开（公告）号： | CN108009631A | 公开（公告）日： | 2018-05-08 |
| 发明（设计）人： | 杜磊;吴琦;肖潇;龚纯斌 | 申请（专利权）人： | 睿视智觉（深圳）算法技术有限公司 |
| 主分类号： | G06N3/04 | 分类号： | G06N3/04;G06N3/063 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 518000 广东省深圳市罗*** | 国省代码： | 广东;44 |
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| 摘要： | 本发明公开一种基于FPGA的VGG‑16通用处理模块，包括：将顺序输入的待运算的Y行X列的特征数据转化为相邻三行数据同步输出的通用行移位模块，将通用行移位模块输出的三行同步数据与3*3卷积窗口进行卷积运算后输出的卷积核运算模块，将卷积核运算模块输出的卷积运算结果累加后输出的通用累加模块，存放中间过程的卷积层运算结果的，以及根据池化使能信号控制输入的卷积层运算结果是否进行池化处理后输出的池化模块。本发明还公开一种基于FPGA的VGG‑16通用处理模块的控制方法，控制临时缓存模块数据的读写控制，偏置与临时缓存模块读数据的切换选择。此种技术方案可对VGG‑16算法进行模块化、批次化处理，减小设计复杂度，具有很强的通用性。 | ||
| 搜索关键词： | 一种 基于 fpga vgg 16 通用 处理 模块 及其 控制 方法 | ||
【主权项】：
1.一种基于FPGA的VGG-16通用处理模块，其特征在于：包括：通用行移位模块，用于将顺序输入的待运算的Y行X列的特征数据转化为相邻三行数据同步输出；卷积核运算模块，用于将通用行移位模块输出的三行同步数据与3*3卷积窗口进行卷积运算后输出；通用累加模块，用于将卷积核运算模块输出的卷积运算结果累加后输出；临时缓存模块，用于存放中间过程的卷积层运算结果；以及，池化模块，用于根据池化使能信号控制输入的卷积层运算结果是否进行池化处理后输出。
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