[发明专利]适应前端高速处理的累加器和功率谱累加器及其累加方法有效
| 申请号： | 201711249543.7 | 申请日： | 2017-12-01 |
| 公开（公告）号： | CN107861709B | 公开（公告）日： | 2021-04-02 |
| 发明（设计）人： | 陈刚;李坤贺;卢峥;蒲永材;陈航 | 申请（专利权）人： | 中国兵器装备集团自动化研究所 |
| 主分类号： | G06F7/57 | 分类号： | G06F7/57 |
| 代理公司： | 成都行之专利代理事务所(普通合伙) 51220 | 代理人： | 李朝虎 |
| 地址： | 621000 四*** | 国省代码： | 四川;51 |
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| 摘要： | 本发明公开了适应前端高速处理的累加器，累加器模块：累加器模块有输入端口A、输入端口B和输出端口，输入端口A直接与前端数据处理器件的输出接口连接并按帧数顺序获得前端数据处理器件实时更新的每一帧的原始数据，输入端口B直接与帧数判断模块的输出端口连接并获得帧数判断模块实时更新的输出数据B，累加器模块对原始数据与输出数据B进行累加计算并输出累加结果；帧数判断模块：当前端数据处理器件的输出结果信号A的帧数为X时，X大于1的正整数，帧数判断模块用于调用先进先出缓存模块中，帧数为X‑1时原始数据对应的累加结果作为输出数据B给累加器模块的输入端口B。 | ||
| 搜索关键词： | 适应 前端 高速 处理 累加器 功率 及其 累加 方法 | ||
【主权项】：
适应前端高速处理的累加器，其特征在于，至少包括以下部分：累加器模块：累加器模块有输入端口A、输入端口B和输出端口，输入端口A直接与前端数据处理器件的输出接口连接并按帧数顺序获得前端数据处理器件实时更新的每一帧的原始数据，输入端口B直接与帧数判断模块的输出端口连接并获得帧数判断模块实时更新的输出数据B，累加器模块对原始数据与输出数据B进行累加计算并输出累加结果；先进先出缓存模块：先进先出缓存模块的输入端与累加器模块的输出端连接，用于按照先进先出的原则对累加结果进行缓存，当前累加结果缓存后将覆盖上一次的累加结果；帧数判断模块：当前端数据处理器件的原始数据的帧数为1时，帧数判断模块用于调用零值作为输出数据B给累加器模块的输入端口B；当前端数据处理器件的输出结果信号A的帧数为X时，X大于1的正整数，帧数判断模块用于调用先进先出缓存模块中，帧数为X‑1时原始数据对应的累加结果作为输出数据B给累加器模块的输入端口B。
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