[发明专利]一种基于CML电路产生C_PHY信号的装置在审
| 申请号： | 201711294542.4 | 申请日： | 2017-12-08 |
| 公开（公告）号： | CN109905120A | 公开（公告）日： | 2019-06-18 |
| 发明（设计）人： | 余广得;许恩;钟凡 | 申请（专利权）人： | 武汉精立电子技术有限公司 |
| 主分类号： | H03K19/018 | 分类号： | H03K19/018 |
| 代理公司： | 武汉开元知识产权代理有限公司 42104 | 代理人： | 黄行军 |
| 地址： | 430070 湖北省武汉*** | 国省代码： | 湖北;42 |
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| 摘要： | 本发明涉及C_PHY信号技术领域，具体涉及一种基于CML电路产生C_PHY信号的装置。包括集成于FPGA内部的第一CML电路、第二CML电路和SSTL电路，FPGA具有供第一CML电路输出的第一引脚，FPGA具有供第二CML电路输出的第二引脚，FPGA具有供SSTL电路输出的第三引脚，第一CML电路与第二CML电路并联，第一引脚和第二引脚后串联有电压调节电路和第一运放电路，第三引脚后串联有第二运放电路，第一CML电路、第二CML电路、电压调节电路和第一运放电路共同组成C_PHY信号的HS信号输出端，SSTL电路和第二运放电路共同组成C_PHY信号的LP信号输出端。本装置能基于FPGA实现C_PHY信号输出，其除了比使用SSD2830占用的FPGA管脚数量少，出相同的C_PHY信号，其采用的IO管脚大大减少，并节省了成本。 | ||
| 搜索关键词： | 引脚 运放电路 电路 电压调节电路 信号输出端 电路产生 电路输出 串联 电路并联 信号技术 信号输出 管脚 占用 输出 | ||
【主权项】：
1.一种基于CML电路产生C_PHY信号的装置，其特征在于，包括集成于FPGA内部的第一CML电路、第二CML电路和SSTL电路，所述FPGA具有供第一CML电路输出的第一引脚(5)，所述FPGA具有供第二CML电路输出的第二引脚(6)，所述FPGA具有供SSTL电路输出的第三引脚(7)，所述第一CML电路与第二CML电路并联，所述第一引脚(5)和第二引脚(6)后串联有电压调节电路和第一运放电路，所述第三引脚(7)后串联有第二运放电路，所述第一CML电路、第二CML电路、电压调节电路和第一运放电路共同组成C_PHY信号的HS信号输出端，所述SSTL电路和第二运放电路共同组成C_PHY信号的LP信号输出端。
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