[发明专利]提高浮栅型闪存擦除效率的方法以及浮栅型闪存有效

专利信息
申请号: 201711330909.3 申请日: 2017-12-13
公开(公告)号: CN108122920B 公开(公告)日: 2019-03-26
发明(设计)人: 罗清威;李赟;周俊 申请(专利权)人: 武汉新芯集成电路制造有限公司
主分类号: H01L27/11521 分类号: H01L27/11521;H01L29/423;H01L21/28
代理公司: 上海思微知识产权代理事务所(普通合伙) 31237 代理人: 屈蘅;李时云
地址: 430205 湖北*** 国省代码: 湖北;42
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摘要: 发明涉及提高浮栅型闪存擦除效率的方法以及浮栅型闪存,在半导体基底上的第一浮栅区域和第二浮栅区域,依次叠加形成隧穿氧化层、浮栅层、垫氧化层和氮化硅层,接着在垫氧化层和氮化硅层中形成贯通的开口,并对暴露的浮栅层进行局部氧化工艺,利用局部氧化工艺的鸟嘴效应,使得剩余的浮栅层表面形成与半导体基底形成的夹角是锐角的斜面,并且,该斜面覆盖相对的第一浮栅区域与第二浮栅区域的边界,通过刻蚀浮栅层分别在第一浮栅区域和第二浮栅区域形成第一浮栅和第二浮栅,并且在第一浮栅区域和第二浮栅区域之间形成擦除栅,在被擦除栅覆盖的区域,第一浮栅和第二浮栅上的拐角的形状更尖,有利于提高浮栅型闪存的擦除效率。
搜索关键词: 浮栅 闪存 浮栅层 擦除效率 局部氧化工艺 半导体基底 氮化硅层 垫氧化层 擦除栅 隧穿氧化层 表面形成 鸟嘴效应 区域形成 依次叠加 拐角 覆盖 刻蚀 锐角 开口 贯通 暴露
【主权项】:
1.一种提高浮栅型闪存擦除效率的方法,所述浮栅型闪存为分离栅结构,所述分离栅结构包括共用擦除栅的两个存储单元,所述两个存储单元的浮栅分别为第一浮栅和第二浮栅,其特征在于,包括:提供半导体基底,所述半导体基底上包括相邻布置的第一浮栅区域和第二浮栅区域,在所述半导体基底上依次叠加形成隧穿氧化层、浮栅层、垫氧化层和氮化硅层,其中,所述第一浮栅区域用于形成所述第一浮栅,所述第二浮栅区域用于形成所述第二浮栅;刻蚀所述氮化硅层和所述垫氧化层,形成贯穿所述氮化硅层和所述垫氧化层的第一开口和第二开口,所述第一开口位于所述第一浮栅区域,所述第二开口位于所述第二浮栅区域;利用局部氧化工艺,氧化被所述第一开口暴露的所述浮栅层形成第一局部氧化层以及氧化被所述第二开口暴露的所述浮栅层形成第二局部氧化层;去除剩余的所述氮化硅层、剩余的所述垫氧化层、所述第一局部氧化层以及所述第二局部氧化层,使所述浮栅层在对应于所述第一局部氧化层的表面形成第一斜面,并且在对应于所述第二局部氧化层的表面形成第二斜面;其中,所述第一斜面和所述第二斜面与所述半导体基底形成的夹角均是锐角,并且,所述第一斜面覆盖所述第一浮栅区域的与所述第二浮栅区域相对的边界,所述第二斜面覆盖所述第二浮栅区域的与所述第一浮栅区域相对的边界;以及在所述浮栅层上形成第一控制栅和第二控制栅,所述第一控制栅位于所述第一浮栅区域内,所述第二控制栅位于所述第二浮栅区域内,至少部分所述第一斜面和至少部分所述第二斜面在所述第一控制栅和所述第二控制栅相对的一侧被暴露出来。
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