[发明专利]集成电路

摘要

本发明公开了一种集成电路，其包括数据存储电路、权重存储电路以及运算电路。数据存储电路根据预设控制指令在第一预设时间段内存储图像的灰度值数据，权重存储电路在第一预设时间段内存储图像的灰度值数据所对应的数据权重，运算电路在第一预设时间段内对灰度值数据和数据权重进行运算，并输出第一数据；数据存储电路还根据预设控制指令在第二预设时间段内存储第一数据，权重存储电路还在第二预设时间段内存储第一数据所对应的数据权重，运算电路还在第二预设时间段内对第一数据和数据权重进行运算，并输出第二数据。本发明中的集成电路可以同时支持卷积层和全连接层的计算，节约卷积神经网络的硬件成本，有效利用卷积神经网络的资源。

主权项

1.一种集成电路，其特征在于，所述集成电路包括：/n数据存储电路、权重存储电路以及运算电路；/n所述数据存储电路和所述权重存储电路分别连接所述运算电路；/n所述数据存储电路用于根据预设控制指令在第一预设时间段内存储图像的灰度值数据，所述权重存储电路用于在所述第一预设时间段内存储图像的灰度值数据所对应的数据权重，所述运算电路用于在所述第一预设时间段内对所述数据存储电路中的灰度值数据和所述权重存储电路中的数据权重进行运算，并输出第一数据；/n所述数据存储电路还用于根据所述预设控制指令在第二预设时间段内存储所述第一数据，所述权重存储电路还用于在所述第二预设时间段内存储所述第一数据所对应的数据权重，所述运算电路还用于在所述第二预设时间段内对所述数据存储电路中的第一数据和所述权重存储电路中的所述第一数据所对应的数据权重进行运算，并输出第二数据；/n所述数据存储电路包括：/n数据存储器、N*M-1个选择器、N*M个数据寄存器以及N-1个先入先出存储器；/n每个选择器的第一开关选择端均与第1个数据寄存器的输入端共接于所述数据存储器的数据输出端，第1至第M-1个选择器的第二开关选择端分别与第1至第M-1个数据寄存器的正相输出端对应连接，第M个选择器的第二开关选择端和第M个数据寄存器的正相输出端分别对应连接第1个先入先出存储器的输出端和输入端；/n以此类推，至第(N-2)*M+1至第(N-1)*M-1个选择器的第二开关选择端分别与第(N-2)*M+1至第(N-1)*M-1个数据寄存器的正相输出端对应连接，第(N-1)*M个选择器的第二开关选择端和第(N-1)*M个数据寄存器的正相输出端分别对应连接第N-1个先入先出存储器的输出端和输入端；/n第(N-1)*M+1至第N*M-1个选择器的第二开关选择端分别与第(N-1)*M+1至第N*M-1个数据寄存器的正相输出端对应连接，第1至第N*M-1个选择器的输出端分别对应连接第2至第N*M个数据寄存器的输入端，第1至第N*M个数据寄存器的正相输出端连接至所述运算电路；/n其中，M、N均为大于1的正整数；/n所述权重存储电路包括：/n权重存储器以及N*M个权重寄存器；/n每个权重寄存器的输入端共接于所述权重存储器的输出端，第1至第N*M个权重寄存器的正相输出端连接至所述运算电路；/n所述运算电路包括：/n乘法单元和加法单元；/n所述第1至第N*M个数据寄存器的正相输出端连接至所述运算电路包括：第1至第N*M个数据寄存器的正相输出端连接至所述乘法单元；/n所述第1至第N*M个权重寄存器的正相输出端连接至所述运算电路包括：第1至第N*M个权重寄存器的正相输出端连接所述乘法单元；/n所述乘法单元的输出端连接所述加法单元；/n所述乘法单元包括：/nN*M个乘法器；/n所述第1至第N*M个数据寄存器的正相输出端连接至所述乘法单元包括：第1至第N*M个数据寄存器的正相输出端分别对应连接第1至第N*M个乘法器的第一输入端；/n所述第1至第N*M个权重寄存器的正相输出端连接所述乘法单元包括：第1至第N*M个权重寄存器的正相输出端分别对应连接第1至第N*M个乘法器的第二输入端；/n所述加法单元包括：/nN+1个加法器；/n所述乘法单元的输出端连接所述加法单元包括：/n第1至第M个乘法器的输出端分别对应连接第1个加法器的第1至第M输入端，第1*M+1至第2*M个乘法器的输出端分别对应连接第2个加法器的第1至第M输入端，以此类推，第(N-2)*M+1至第(N-1)*M个乘法器的输出端分别对应连接第N-1个加法器的第1至第M输入端，第(N-1)*M+1至第N*M个乘法器的输出端分别对应连接第N个加法器的第1至第M输入端；/n第1至第N个加法器的输出端分别对应连接第N+1个加法器的第1至第N输入端，第N+1个加法器的输出端在所述第一预设时间段内输出所述第一数据，在所述第二预设时间段内输出所述第二数据。/n