[发明专利]一种基于FPGA的通用异步串口及其应答方法

摘要

本发明设计一种基于FPGA的通用异步串口及其应答方法，异步串口包括寄存器模块、控制模块、接收模块、发送模块以及接收存储器和发送存储器；当通用异步串口检测到信号后，执行开始条件，按照接口配置的物理层协议特性进行数据解析还原，得到接收判读数据，然后检测接口配置的应用层协议，并且逐字节与应用层协议进行匹配，匹配全部成功，回送应答数据完成异步串口通信，匹配不成功记录错误信息，匹配成功与否均保存接收的异步串口数据供分析使用。本发明实现了异步串口通信的统一描述，克服了传统异步串口数据处理方法通用性差、研制周期长、成本高的缺陷，具有规范性、复用性强，研制周期短、成本低的优点。

主权项

1.一种基于FPGA的通用异步串口，其特征在于，包括寄存器模块、控制模块、接收模块、发送模块以及接收存储器和发送存储器；寄存器模块用于存储异步串口初始化参数；接收模块包括单个字节的接收模块、实时接收FIFO和循环存储FIFO；单个字节的接收模块接收其它异步串口发送的数据，将单个字节写入实时接收FIFO，当设定时间内没有新的数据写入，表明接收完成，实时接收FIFO给出数据帧接收结束信号并发送给控制模块，并将该数据帧存入循环存储FIFO；发送模块将内部FIFO的数据向其它异步串口发送；发送存储器接收仿真软件写入的应答数据；接收存储器包括命令缓存区、多个接收命令次数存储寄存器、接收错误次数存储寄存器；控制模块，读取寄存器模块存储的命令字信息，判断接收字节内容是否与某组命令某一字节匹配，如果匹配，判断该组命令是否全部匹配完成，如果全部匹配完成，则将该组接收命令次数加1，并将该组接收命令次数存储到对应的接收命令次数存储寄存器；如果没有全部匹配完成，则等待下一字节数据；如果各组命令均未全部匹配，则将接收命令错误次数加1；并存储到接收错误次数存储寄存器；如果全部匹配完成，则等待实时接收FIFO给出数据帧接收结束信号，当接收到数据帧接收结束信号后读取实时接收FIFO内的数据，并存储至接收存储器的命令缓存区，完成后，读取寄存器模块内的应答使能标志，判断是否需要应答，如果需要应答则读取发送存储器内的应答数据，并送入发送模块的FIFO中，如果不需要应答，则等待下一字节数据。