[发明专利]闪存浮栅的制作方法以及NOR闪存在审

专利信息
申请号: 201711405619.0 申请日: 2017-12-22
公开(公告)号: CN108172510A 公开(公告)日: 2018-06-15
发明(设计)人: 曹开玮 申请(专利权)人: 武汉新芯集成电路制造有限公司
主分类号: H01L21/28 分类号: H01L21/28;H01L27/11521
代理公司: 上海思微知识产权代理事务所(普通合伙) 31237 代理人: 屈蘅;李时云
地址: 430205 湖北*** 国省代码: 湖北;42
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摘要: 发明涉及闪存浮栅的制作方法以及NOR闪存,在半导体基底上依次叠加形成隧穿氧化层、浮栅层和硬掩模层,首先刻蚀所述硬掩模层、浮栅层、隧穿氧化层以及半导体基底,在半导体基底中形成多个隔离沟槽,接着在所述沟槽的内壁形成沟槽氧化层并填充隔离介质,使隔离介质与硬掩模层的上表面齐平,然后回刻蚀隔离介质以形成隔离结构,最后去除硬掩模层从而在所述隔离结构之间形成浮栅。与现有技术在隔离介质之间的间隙填充浮栅层的方法相比,可以避免随着该间隙的深宽比增加使得浮栅层填充难度增大的问题,本发明在浮栅层上覆盖了硬掩模层,避免了CMP工艺直接作用于浮栅层,并且回刻蚀隔离介质的工艺对隧穿氧化层的影响较小。 1
搜索关键词: 浮栅层 隔离介质 硬掩模层 半导体基底 隧穿氧化层 浮栅 隔离结构 回刻蚀 闪存 填充 沟槽氧化层 上表面齐平 隔离沟槽 间隙填充 依次叠加 深宽比 增大的 刻蚀 内壁 去除 制作 覆盖
【主权项】:
1.一种闪存浮栅的制作方法,其特征在于,包括:

提供半导体基底,在所述半导体基底上依次叠加形成隧穿氧化层、浮栅层和硬掩模层;

刻蚀所述硬掩模层、所述浮栅层、所述隧穿氧化层以及所述半导体基底,从而在所述半导体基底中形成多个隔离沟槽;

在所述隔离沟槽的内壁形成沟槽氧化层并利用隔离介质填充满所述隔离沟槽;

回刻蚀所述隔离介质以形成隔离结构;以及

去除所述硬掩模层从而在所述隔离结构之间形成浮栅。

2.如权利要求1所述的闪存浮栅的制作方法,其特征在于,所述隧穿氧化层利用原位蒸汽生成方法或者脱耦等离子体氮化方法形成。

3.如权利要求1所述的闪存浮栅的制作方法,其特征在于,所述隧穿氧化层的厚度是80至

4.如权利要求1所述的闪存浮栅的制作方法,其特征在于,回刻蚀所述隔离介质以形成隔离结构的方法为一次干法刻蚀工艺。

5.如权利要求4所述的闪存浮栅的制作方法,其特征在于,所述隔离结构的上表面高于所述隧穿氧化层的上表面并且低于所述浮栅层的上表面。

6.如权利要求1至5任一项所述的闪存浮栅的制作方法,其特征在于,所述浮栅的高宽比大于2。

7.如权利要求1至5任一项所述的闪存浮栅的制作方法,其特征在于,在所述隔离沟槽的内壁形成沟槽氧化层并利用隔离介质填充满所述隔离沟槽的步骤包括:利用化学机械研磨工艺使所述隔离介质的上表面与所述硬掩模层的上表面齐平。

8.如权利要求1至5任一项所述的闪存浮栅的制作方法,其特征在于,在所述半导体基底上形成所述隧穿氧化层之前,还包括:

在所述半导体基底上形成衬垫氧化层;

进行阱区的离子注入;以及

去除所述衬垫氧化层。

9.一种NOR闪存,其特征在于,利用包括如权利要求1至8任一项所述的闪存浮栅的制作方法形成。

10.如权利要求9所述的NOR闪存,其特征在于,所述NOR闪存选自随机存取存储器、只读存储器、可编程逻辑阵列、专用集成电路或数字射频存储器。

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