[发明专利]一种面向智能物联的异步串行大数据可靠传输方法有效

专利信息
申请号: 201711428071.1 申请日: 2017-12-26
公开(公告)号: CN108170629B 公开(公告)日: 2019-01-25
发明(设计)人: 陶飞;邹孝付;李建国 申请(专利权)人: 北京航空航天大学;北京神州飞航科技有限责任公司
主分类号: G06F13/42 分类号: G06F13/42;G06F17/50
代理公司: 北京科迪生专利代理有限责任公司 11251 代理人: 杨学明;顾炜
地址: 100191*** 国省代码: 北京;11
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摘要: 发明公开了一种面向智能物联的异步串行大数据可靠传输方法,该方法利用VHDL语言设计并在FPGA上实现,该方法收发的数据格式为8位数据位,1位开始位和1位停止位,包括:异步串行时钟产生模块:利用FPGA主时钟分频得到异步串行时钟。异步串行数据接收模块,包括数据接收管脚的滤波以及与FPGA主时钟的同步,数据接收管脚的下降沿检测,数据接收的有效性检测以及数据接收的多点采样处理。异步串行数据发送模块:在异步串行时钟的驱动下,驱动数据发送管脚输出低电平,并持续16个时钟周期;将待发送的1字节数据按照从低到高的bit顺序依次赋值给数据发送管脚,并分别持续16个时钟周期;驱动数据发送管脚输出高电平,并持续16个时钟周期。
搜索关键词: 异步串行 时钟周期 数据接收管脚 异步串行数据 可靠传输 驱动数据 数据接收 大数据 发送管 主时钟 物联 时钟产生模块 数据发送管脚 输出低电平 下降沿检测 有效性检测 智能 多点采样 发送模块 接收模块 数据格式 字节数据 高电平 开始位 停止位 分频 滤波 收发 发送 驱动 输出
【主权项】:
1.一种面向智能物联的异步串行大数据可靠传输方法,该方法利用VHDL语言设计并在FPGA上实现,该方法收发的数据格式为8位数据位,1位开始位和1位停止位,其特征在于:包括以下步骤:步骤一:异步串行时钟产生模块,将FPGA主时钟分频得到异步串行时钟,该异步串行时钟是异步串行数据收发的驱动时钟,具体实现如下:①设FPGA主时钟为GCLK,设异步串行波特率为Band_rate,则FPGA主时钟分频系数Division_coefficient=GCLK/(Band_rate×32);②设FPGA主时钟分频变量为Division_variable,其初值为0,设异步串行时钟为Serial_clk,在FPGA主时钟的驱动下,Division_variable在每个时钟周期内都加1;③当Division_variable等于Division_coefficient时,Division_variable清零,同时Serial_clk取反;④在GCLK的驱动下,Division_variable继续在每个时钟周期内都加1,重复③;步骤二:异步串行数据接收模块,该模块实现FPGA异步串行数据接收管脚的同步、滤波,异步串行数据接收有效性检测和异步串行数据接收,具体实现如下:①设FPGA异步串行数据接收管脚为rx,在GCLK的驱动下,将rx赋值给变量rx_temp_0,然后将变量rx_temp_0赋值给变量rx_temp_1,这样就实现了rx与GCLK和Serial_clk的同步以及rx的滤波;②在GCLK的驱动下,检测rx_temp_0和rx_temp_1的电平,当rx_temp_0为低电平,并且rx_temp_1为高电平时表明rx产生下降沿,此时变量rcv_start为高电平,否则rcv_start为低电平;当rcv_start为高电平时,变量rcv_start_true为高电平;当没有检测到rx产生下降沿时,返回①;③在Serial_clk的驱动下,当检测到rcv_start_true为高电平,即表示rx产生下降沿信号,可以接收数据;④在Serial_clk的驱动下,对rx连续采样16次,并判断每一次的电平值,当任意一次的采样值是高电平时,说明该次异步串行数据接收无效,随后将rcv_start_true复位为低电平,并返回①,否则rcv_start_true保持不变;⑤在Serial_clk的驱动下,当该次异步串行数据接收有效后,对rx连续采样128次,其中每16次为一组,即采样8组;同时设变量rx_bit_low和rx_bit_high;⑥在Serial_clk的驱动下,将rx_bit_low和rx_bit_high分别赋值0,对于每一组的16次采样,当采样到高电平时rx_bit_high加1,否则rx_bit_low加1,在该组的第16次采样完成后判断rx_bit_high和rx_bit_low的大小,当rx_bit_high大于rx_bit_low时,变量bit_0为1,否则为0;⑦重复⑥接着判断下一组的16次采样;⑧当全部8组采样完毕后,得到8个变量值,分别为bit_0、bit_1、bit_2、bit_3、bit_4、bit_5、bit_6、bit_7,设变量rx_data为异步串行接收到的数据,则rx_data=bit_7×128+bit_6×64+bit_×32+bit_4×16+bit_3×8+bit_2×4+bit_1×2+bit_0×1;⑨在Serial_clk的驱动下,当完成rx_data的计算后,对rx进行采样,当采样了16次后,将rcv_start_true复位为低电平,返回①;步骤三:异步串行数据发送模块,具体实现如下:①设FPGA异步串行数据发送管脚为tx,在Serial_clk的驱动下,将tx复位为低电平,并持续16个时钟周期;②在Serial_clk的驱动下,将待发送的1字节数据按照从低到高的bit顺序依次赋值给tx,并分别持续16个时钟周期;③在Serial_clk的驱动下,将tx设置为高电平,并持续16个时钟周期,返回①;该面向智能物联的异步串行大数据可靠传输方法设计的异步串行数据接收管脚的同步、滤波,异步串行数据接收有效性检测和异步串行数据多点采样收发能够极大的保证数据传输的可靠性。
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