[发明专利]一种屏蔽栅沟槽MOSFET制造方法在审

专利信息
申请号: 201711484637.2 申请日: 2017-12-29
公开(公告)号: CN108172517A 公开(公告)日: 2018-06-15
发明(设计)人: 姚鑫;余强 申请(专利权)人: 中航(重庆)微电子有限公司
主分类号: H01L21/336 分类号: H01L21/336;H01L29/78
代理公司: 上海申新律师事务所 31272 代理人: 俞涤炯
地址: 401331 *** 国省代码: 重庆;50
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摘要: 发明提供一种屏蔽栅沟槽MOSFET制造方法,包括:采用化学机械抛光使外延层上方的屏蔽多晶硅和屏蔽氧化层减至目标厚度;沉积氮化硅层覆盖屏蔽多晶硅和屏蔽氧化层,对氮化硅层进行刻蚀以形成对应深沟槽的窗口并去除上述窗口中的上述氮化硅层;以氮化硅层为掩膜回刻刻蚀深沟槽内的屏蔽多晶硅和屏蔽氧化层并暴露屏蔽多晶硅的上方部分;在深沟槽中填充沉积隔离氧化层,隔离氧化层还覆盖位于外延层上方的屏蔽氧化层和氮化硅层;采用化学机械抛光处理隔离氧化层并止于氮化硅层;去除外延层上表面的氮化硅层和屏蔽氧化层,并回刻刻蚀隔离氧化层至第二目标深度。本发明的有益效果:反向传输电容稳定,实现了器件反向传输电容的稳定性控制。 1
搜索关键词: 氮化硅层 屏蔽氧化层 隔离氧化层 多晶硅 屏蔽 深沟槽 外延层 沟槽MOSFET 反向传输 屏蔽栅 电容 去除 化学机械抛光处理 沉积氮化硅层 化学机械抛光 稳定性控制 上表面 刻蚀 掩膜 沉积 覆盖 填充 制造 暴露
【主权项】:
1.一种屏蔽栅沟槽MOSFET制造方法,其特征在于,包括:

步骤S1、在衬底上形成与所述衬底具有相同导电类型的外延层,在所述外延层中形成深沟槽,沉积屏蔽氧化层以覆盖所述深沟槽的内壁和所述外延层上表面,在所述深沟槽内填充屏蔽多晶硅,所述屏蔽多晶硅还覆盖位于所述外延层上方的所述屏蔽氧化层;

步骤S2、减薄所述外延层上方的所述屏蔽多晶硅和所述屏蔽氧化层至目标厚度;

步骤S3、沉积氮化硅层,以覆盖所述屏蔽多晶硅和所述屏蔽氧化层,对所述氮化硅层进行刻蚀以形成对应所述深沟槽的窗口;

步骤S4、以所述氮化硅层为掩膜回刻刻蚀所述深沟槽内的所述屏蔽多晶硅和所述屏蔽氧化层至第一目标深度,使所述屏蔽多晶硅的上方部分突出于所述屏蔽氧化层;

步骤S5、在所述深沟槽中填充沉积隔离氧化层,以覆盖位于所述外延层上方的所述屏蔽氧化层和所述氮化硅层;

步骤S6、采用化学机械抛光处理所述隔离氧化层并止于所述氮化硅层,并使所述隔离氧化层与所述氮化硅层齐平;

步骤S7、去除所述外延层上表面的所述氮化硅层,回刻刻蚀所述隔离氧化层至第二目标深度;

步骤S8、沉积栅氧化层,以覆盖所述深沟槽的内壁和所述隔离氧化层,以形成栅极沟槽,在所述栅极沟槽中填充栅极多晶硅以形成栅极;所述隔离氧化层为高密度等离子体氧化层。

2.根据权利要求1所述的屏蔽栅沟槽MOSFET制造方法,其特征在于,还包括:

步骤S9、通过离子注入分别形成本体区和源极,在所述外延层上方形成金属结构,在所述衬底下表面形成漏极金属层。

3.根据权利要求1所述的屏蔽栅沟槽MOSFET制造方法,其特征在于,所述步骤S2中,将所述屏蔽多晶硅和所述屏蔽氧化层减至所述目标厚度后暴露所述屏蔽多晶硅的上表面。

4.根据权利要求1所述的屏蔽栅沟槽MOSFET制造方法,其特征在于,所述步骤S3中,沉积所述氮化硅层后,所述氮化硅层的厚度为2KA‑3KA。

5.根据权利要求1所述的屏蔽栅沟槽MOSFET制造方法,其特征在于,所述步骤S3中,通过干法刻蚀形成所述窗口;

所述窗口的宽度为所述屏蔽多晶硅的宽度的1.2‑1.5倍。

6.根据权利要求1所述的屏蔽栅沟槽MOSFET制造方法,其特征在于,所述步骤S4中,通过干法回刻刻蚀所述屏蔽多晶硅和所述屏蔽氧化层。

7.根据权利要求1所述的屏蔽栅沟槽MOSFET制造方法,其特征在于,所述步骤S4中,通过湿法回刻刻蚀所述屏蔽多晶硅和所述屏蔽氧化层。

8.根据权利要求1所述的屏蔽栅沟槽MOSFET制造方法,其特征在于,所述步骤S6中,采用化学机械抛光处理所述屏蔽氧化层并止于所述氮化硅层后暴露所述隔离氧化层。

9.根据权利要求1所述的屏蔽栅沟槽MOSFET制造方法,其特征在于,所述步骤S8中,在所述深沟槽中填充所述栅极多晶硅后,回刻刻蚀使所述栅极多晶硅至第三目标深度;

所述第三目标深度为1KA‑3KA。

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