[实用新型]基于CPLD/FPGA的数字复接解复接装置有效
| 申请号： | 201720065987.4 | 申请日： | 2017-01-19 |
| 公开（公告）号： | CN206524842U | 公开（公告）日： | 2017-09-26 |
| 发明（设计）人： | 崔鲲;王文明;潘龙;黄玮 | 申请（专利权）人： | 广州航天海特系统工程有限公司 |
| 主分类号： | H04J3/08 | 分类号： | H04J3/08 |
| 代理公司： | 北京联瑞联丰知识产权代理事务所(普通合伙)11411 | 代理人： | 张清彦 |
| 地址： | 510000 广东省广州市*** | 国省代码： | 广东;44 |
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| 摘要： | 本实用新型公开了一种基于CPLD/FPGA的数字复接解复接装置，包括相连接的数字复接模块和数字解复接模块，所述数字复接模块设有一个时钟信号输入引脚、多个串行码流信号输入引脚、多个低速串行码流信号输入引脚和一个串行码流信号输出引脚，所述数字解复接模块包括数字解复接同步模块，所述数字解复接同步模块设有第一时钟信号输入引脚、一个串行码流信号输入引脚、第二时钟信号输入引脚、多个串行码流信号输出引脚、多个低速串行码流输出引脚、一个同步指示引脚、一个误码检测指示引脚和扣除脉冲时钟引脚。本实用新型具有以下有益效果成本较低、能适应各种规模的系统、应用较为灵活、实现比较容易。 | ||
| 搜索关键词： | 基于 cpld fpga 数字 复接解复接 装置 | ||
【主权项】：
一种基于CPLD/FPGA的数字复接解复接装置，其特征在于，包括相连接的数字复接模块和数字解复接模块，所述数字复接模块设有一个时钟信号输入引脚、多个串行码流信号输入引脚、多个低速串行码流信号输入引脚和一个串行码流信号输出引脚，所述数字解复接模块包括数字解复接同步模块，所述数字解复接同步模块设有第一时钟信号输入引脚、一个串行码流信号输入引脚、第二时钟信号输入引脚、多个串行码流信号输出引脚、多个低速串行码流输出引脚、一个同步指示引脚、一个误码检测指示引脚和扣除脉冲时钟引脚。
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