[实用新型]一种分数阶忆阻混沌电路有效

专利信息
申请号: 201721264777.4 申请日: 2017-09-29
公开(公告)号: CN207166504U 公开(公告)日: 2018-03-30
发明(设计)人: 王波;邹富成 申请(专利权)人: 西华大学
主分类号: H04L9/00 分类号: H04L9/00;H03K19/08
代理公司: 暂无信息 代理人: 暂无信息
地址: 610039 四川*** 国省代码: 四川;51
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摘要: 实用新型公布了一种分数阶忆阻混沌电路,由电容C1、电容C2、电容C3、电容C4、电容C5、电容C6、电容C7、电容C8、电容C9、电容Cf1、放大器U0、放大器U1、放大器U2、放大器U3、放大器U4、放大器U5、放大器U6、二极管D1、二极管D2、高速开关K1以及其外围电阻组成,通过调节电阻R可以产生复杂的混沌动力学行为。本实用新型公布了一种分数阶忆阻混沌电路,不含电感,易于硬件实现,拓宽了分数阶忆阻混沌电路的运用范围,丰富了分数阶忆阻混沌电路库。
搜索关键词: 一种 分数 阶忆阻 混沌 电路
【主权项】:
一种分数阶忆阻混沌电路,其特征在于,由电容C1、电容C2、电容C3、电容C4、电容C5、电容C6、电容C7、电容C8、电容C9、电容Cf1、放大器U0、放大器U1、放大器U2、放大器U3、放大器U4、放大器U5、放大器U6、二极管D1、二极管D2、高速开关K1以及其外围电阻组成;其中,放大器U0的正相输入端与放大器U5的正相输入端相连;放大器U0的反相输入端与放大器U0输出端相连;放大器U0的输出端经过电阻Rf7与放大器U2的反相输入端相连;电阻Rf9连接于放大器U2的反相输入端与放大器U2的输出端之间;电容Cf1连接于放大器U2的正相输入端与放大器U2的输出端之间;放大器U2的正相输入端通过电阻Rf1接地;放大器U3的正相输入端与放大器U4的反相输入端连接;放大器U3的反相输入端连接‑1V的直流电压源;放大器U4的正相输入端连接1V的直流电压源;放大器U3的输出端通过二极管D1与高速开关K1的IN1端口相连;放大器U4的输出端通过二极管D2与高速开关K1的IN1端口相连;二极管D2的阴极通过电阻Rf8接地;高速开关K1的D1端口通过电阻Rf10接地;高速开关K1的GND端口接地;高速开关K1的S1端口与放大器U6的正相输入端相连;电阻Rf6连接于放大器U6的正相输入端与放大器U6输出端之间;电阻Rf5连接于放大器U6的反相输入端与放大器U6输出端之间;放大器U6的反相输入端通电阻Rf4与地相连;电阻Rf3连接于放大器U5的正相输入端与放大器U5输出端之间;电阻Rf2连接于放大器U5的反相输入端与放大器U5输出端之间;放大器U5的反相输入端与高速开关的D1端口相连;放大器U0的正相输入端与电阻R的一端相连;电容C1与电阻R1并联后的一端与电阻R的一端相连;电容C2与电阻R2并联后的一端与电容C1与电阻R1并联后的另一端相连;电容C3与电阻R3并联后的一端与电容C2与电阻R2并联后的另一端相连;电容C3与电阻R3并联后的另一端接地;电阻R的另一端与电容C7与电阻R7并联后的一端相连;电容C8与电阻R8并联后的一端与电容C7与电阻R7并联后的另一端相连;电容C9与电阻R9并联后的一端与电容C8与电阻R8并联后的另一端相连;电容C9与电阻R9并联后的另一端接地;电阻R的另一端与电容C6与电阻R6并联后的一端相连;电容C5与电阻R5并联后的一端与电容C6与电阻R6并联后的另一端相连;电容C4与电阻R4并联后的一端与电容C5与电阻R5并联后的另一端相连;电容C4与电阻R4并联后的另一端通过R10与放大器U1的输出端相连;电阻R13连接于放大器U1的反相输入端和放大器U1的输出端之间;放大器U1的反相输入端通过电阻R11与地相连;放大器U1的正相向输入端通过电阻R12接地;放大器U1的正相输入端与电阻R的另一端相连。
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