[实用新型]基于FPGA的位同步时钟提取装置有效
| 申请号： | 201721712674.X | 申请日： | 2017-12-11 |
| 公开（公告）号： | CN207588880U | 公开（公告）日： | 2018-07-06 |
| 发明（设计）人： | 任欢;郑中豪;褚亚伟;蔡沅坤;林帆 | 申请（专利权）人： | 厦门大学嘉庚学院 |
| 主分类号： | H04L7/00 | 分类号： | H04L7/00;H04L7/04 |
| 代理公司： | 福州元创专利商标代理有限公司 35100 | 代理人： | 蔡学俊;丘鸿超 |
| 地址： | 363105 福建省漳州*** | 国省代码： | 福建;35 |
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| 摘要： | 本实用新型涉及一种基于FPGA的位同步时钟提取装置。包括控制模块、信号采集处理模块、可控精准时钟发生模块、放大模块、第一比较模块、第二比较模块、按键模块、显示模块；所述放大模块的输入端作为基带信号的输入端，所述放大模块的输出端经所述第一比较模块与所述信号采集处理模块的一输入端连接，所述信号采集处理模块的另一输入端经所述第二比较模块、所述可控精准时钟发生模块与所述控制模块的一输出端连接，所述信号采集处理模块的输出端与所述控制模块的一输入端连接，所述控制模块的另一输入端与所述按键模块连接，所述控制模块的另一输出端与所述显示模块连接。本实用新型装置功能丰富，操作简单，成本低廉，轻巧便捷。 | ||
| 搜索关键词： | 控制模块 信号采集处理模块 比较模块 输入端 放大模块 输出端 时钟发生模块 本实用新型 输入端连接 位同步时钟 按键模块 提取装置 显示模块 可控 输出端连接 基带信号 装置功能 | ||
【主权项】：
1.一种基于FPGA的位同步时钟提取装置，其特征在于：包括控制模块、信号采集处理模块、可控精准时钟发生模块、放大模块、第一比较模块、第二比较模块、按键模块、显示模块；所述放大模块的输入端作为基带信号的输入端，所述放大模块的输出端经所述第一比较模块与所述信号采集处理模块的一输入端连接，所述信号采集处理模块的另一输入端经所述第二比较模块、所述可控精准时钟发生模块与所述控制模块的一输出端连接，所述信号采集处理模块的输出端与所述控制模块的一输入端连接，所述控制模块的另一输入端与所述按键模块连接，所述控制模块的另一输出端与所述显示模块连接。
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