[发明专利]利用额外系统位的内部错误校验和校正（ECC）有效
| 申请号： | 201780022375.X | 申请日： | 2017-05-02 |
| 公开（公告）号： | CN109074851B | 公开（公告）日： | 2023-09-22 |
| 发明（设计）人： | K·贝恩斯;B·纳莱;R·阿加瓦尔 | 申请（专利权）人： | 英特尔公司 |
| 主分类号： | G11C29/42 | 分类号： | G11C29/42;G06F11/10;G11C11/409 |
| 代理公司： | 永新专利商标代理有限公司 72002 | 代理人： | 刘瑜;王英 |
| 地址： | 美国加*** | 国省代码： | 暂无信息 |
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| 摘要： | 存储器子系统包括数据总线，其用于将存储器控制器耦合到一个或多个存储器设备。存储器控制器和一个或多个存储器设备传输用于存储器存取操作的数据。数据传输包括通过传输周期突发传输数据位和相关联的校验位。存储器设备包括与由存储器控制器管理的系统ECC分开的内部错误校验和校正(ECC)。利用用于存储器设备的2^N个数据位的2N个传输周期，存储器设备可以提供用于N+1个内部校验位的多达2N个存储单元，这可以留出多达(2N减(N+1))个额外位供系统使用以用于更鲁棒的ECC。 | ||
| 搜索关键词： | 利用 额外 系统 内部 错误 校验 校正 ecc | ||
【主权项】：
1.一种动态随机存取存储器(DRAM)设备，包括：存储器阵列，其具有可寻址的存储器位置；内部错误校验和校正(ECC)电路，其用于执行内部ECC，包括在所述DRAM设备内生成和应用校验位，其中，所述存储器阵列用于提供用于N+1个内部校验位的2N个存储器位置，所述N+1个内部校验位用于2^N个数据位的内部ECC，其中，N是大于1的整数；以及硬件输入/输出接口，其耦合到存储器控制器，其中，所述输入/输出接口用于向所述存储器控制器提供对(2N减(N+1))个存储器位置中的一个或多个存储器位置的存取，作为系统ECC信息的额外位，其中，所述系统ECC信息与所述内部ECC分开。
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