[发明专利]流水线高吞吐量分层LDPC解码器架构

摘要

本公开的某些方面一般涉及用于解码低密度奇偶校验(LDPC)码的方法和装置，并且尤其涉及用于解决存储器一致性和冲突问题的高解码吞吐量的深度流水线分层LDPC解码器架构。本公开的各方面提出了用于缓解流水线延迟的技术，例如，通过放宽更新比特LLR和计算校验节点消息之间的依赖性，使得对于特定行，校验节点处理可以使用最新的可用的比特LLR(例如，过时的比特LLR)而非等待最新的更新(例如，经更新的比特LLR)发生。通过将最新的可用的比特LLR存储在LLR存储器中并使用旧的和新的校验节点消息之间的差异来更新比特LLR以避免存储器一致性冲突。此外，逻辑上将LLR存储器拆分成双组使得解码器能够同时从存储器的两个组读取或写入，由此增加读/写带宽。基于例如PCM中的各行之间的依赖性来有利地选择奇偶校验矩阵行(PCM)计算次序、对存储器中的校验节点消息和比特LLR更新进行排序、和/或选择存储器组以存储校验节点消息和比特LLR更新，缓解了存储器冲突/一致性错误并减少了流水线处理延迟。

主权项

1.一种用于执行低密度奇偶校验(LDPC)解码的方法，所述方法包括：接收对应于使用LDPC编码来编码的比特的对数似然比(LLR)；更新对应于奇偶校验矩阵(PCM)的列的每个经编码比特的所述LLR，所述比特LLR指示每个经编码比特的值的概率；通过处理所述PCM的行内的每个LLR来为每个经编码比特确定所述行的后验LLR，其中对于第一组经编码比特，确定所述后验LLR包括使用第一数目的过时的LLR，并且其中对于第二组经编码比特，确定所述后验LLR包括使用第二数目的经更新的LLR，其中所述第一组经编码比特和所述第二组经编码比特包括全部经编码比特；利用所述LLR来解码所述经编码比特。