[发明专利]基于FPGA的深度神经网络加速平台有效
| 申请号： | 201810010938.X | 申请日： | 2018-01-05 |
| 公开（公告）号： | CN108229670B | 公开（公告）日： | 2021-10-08 |
| 发明（设计）人： | 李曦;周学海;王超;陈香兰 | 申请（专利权）人： | 中国科学技术大学苏州研究院 |
| 主分类号： | G06N3/063 | 分类号： | G06N3/063 |
| 代理公司： | 苏州创元专利商标事务所有限公司 32103 | 代理人： | 范晴 |
| 地址： | 215123 江苏*** | 国省代码： | 江苏;32 |
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| 摘要： | 本发明公开了一种基于FPGA的深度神经网络加速平台，包括通用处理器、FPGA以及DRAM，首先通用处理器用于解析神经网络配置信息以及权值数据，并将神经网络配置信息以及权值数据写入DRAM中，然后FPGA从DRAM中读取配置信息，用于生成FPGA加速器，接着通用处理器读入图片信息，并把它写入DRAM中，然后FPGA加速器从DRAM中读取图片数据并开始计算，并把计算结果写入DRAM中，最后通用处理器从DRAM中读取分类的结果。本发明加速器使得各层能够同时部署在FPGA芯片上，并以流水线的方式运行，使得不具备硬件知识的编程者可以利用已有的FPGA资源轻松获得良好的性能。 | ||
| 搜索关键词： | 基于 fpga 深度 神经网络 加速 平台 | ||
【主权项】：
1.基于FPGA的深度神经网络加速平台，其特征在于，包括通用处理器、DRAM和FPGA，所述通用处理器用于解析神经网络配置信息以及权值数据，并将神经网络配置信息以及权值数据写入DRAM中，然后FPGA从DRAM中读取配置信息，生成FPGA加速器，接着通用处理器读入图片信息，并把它写入DRAM中，然后FPGA加速器从DRAM中读取图片数据并开始计算，并把计算结果写入DRAM中，最后通用处理器从DRAM中读取计算的结果；所述生成FPGA加速器，包括以下步骤：S01：根据深度神经网络特点，确定数据合适的表示位数；S02：根据深度神经网络计算过程，针对各层分别设计出可扩展的IP核实现；S03：根据用户的网络拓扑结构和FPGA的资源，确定该种资源配置下神经网络各层对应的硬件IP核结构；S04：移植操作系统到硬件平台，并将硬件IP核烧写到硬件平台，编写各个硬件设备的驱动；S05：在用户层调用各个硬件IP核，形成硬件加速器。
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