[发明专利]一种基于FPGA的同步混合延时型DPWM模块

摘要

本发明公开了一种基于FPGA实现的同步混合延时型DPWM结构，其子模块包括：基于计数器的上升沿触发电路，基于PLL(锁相环)的同步时钟产生模块，下降沿触发电路，基于寄存器的脉宽调制波输出模块，占空比同步译码模块。本发明能提高脉宽调制器的时间分辨率和占空比的线性度与稳定性，从而缩小DC‑DC变换器的纹波和稳定时间，抑制并减弱调制过程出现的过冲和振铃，同时本发明的计数器与延时链混合的结构可以避免单一结构的频率限制与占用资源过大的弊端，扩大了DPWM的工作频率范围，减小了电路占用的资源。

主权项

一种基于FPGA的同步混合延时链型DPWM模块，其特征是包括：上升沿触发电路、下降沿触发电路、占空比同步译码电路、寄存器和锁相环时钟产生电路；所述下降沿触发电路包括：两个相移同步电路、加法进位链复位信号产生电路；所述占空比同步译码电路获取n位占空比信号并进行分段处理，将所述n位占空比信号中的第n位到第m位占空比信号D[n:m]发送给所述上升沿触发电路，将第m‑1位到第m‑3位占空比信号D[m‑1:m‑3]进行译码处理后，得到四位数字信号D₂[3：0]发送给所述下降沿触发电路，将第m‑4位到第0位占空比信号D[m‑4:0]进行译码处理后，得到2^m‑4位数字信号D₃[2^m‑4：0]发送给所述下降沿触发电路；所述锁相环时钟产生电路接收外部时钟信号并产生四个相位两两相差90°的时钟信号，将第一时钟信号clk0发送给所述上升沿触发电路，将第一时钟信号clk0、第二时钟信号clk1、第三时钟信号clk2和第四时钟信号clk3发送给所述下降沿触发电路；所述上升沿触发电路根据所述第一时钟信号clk0进行计数，并将计数结果与所述第n位到第m位占空比信号D[n:m]进行比较，当计数结果小于D[n:m]时，所述上升沿触发电路产生上升沿并发送给所述寄存器的时钟端，从而使得所述寄存器产生上升沿；否则，将所述计数结果清零后，产生触发信号trig发送给所述下降沿触发电路；所述下降沿触发电路中的两个相移同步电路分别根据所述四个时钟信号对所述触发信号trig进行相移处理后产生四个同步信号，并利用乒乓操作选择一个相移同步电路输出的四个同步信号的处理结果发送给所述加法进位链复位信号产生电路，另一个相移同步电路输出的四个同步信号的进行复位；所述加法进位链复位信号产生电路对所述同步信号进行加法进位操作，得到下降沿产生信号fall并发送给所述寄存器的复位端，从而使得所述寄存器产生下降沿；由所述寄存器产生的上升沿和下降沿构成脉宽调制信号PWM。