[发明专利]闪存及其制造方法

摘要

本发明公开了一种闪存，各闪存单元形成于同一个有源区中，同一行的多晶硅控制栅的连接在一起并形成多晶硅行，在各多晶硅浮栅两侧对称形成有N+扩散区，同一列的各N+扩散区连接在一起形成N+扩散区列，沟道区位于N+扩散区列之间且被多晶硅浮栅覆盖；各多晶硅浮栅由底部多晶硅浮栅和顶部多晶硅浮栅叠加而成，顶部多晶硅浮栅的长度小于底部多晶硅浮栅的长度；底部多晶硅浮栅自对准定义出沟道区的长度；在各N+扩散区的表面覆盖有第三介质层，第三介质层的表面低于或等于底部多晶硅浮栅的表面。本发明还公开了一种闪存的制造方法。本发明能提高多晶硅控制栅和多晶硅浮栅之间的耦合率，同时能减少相邻的多晶硅浮栅之间的互扰。

主权项

1.一种闪存，其特征在于，闪存的存储区包括由多个闪存单元排列形成的闪存单元阵列；各所述闪存单元的栅极结构包括由第一栅氧化层、多晶硅浮栅、第二ONO层和多晶硅控制栅形成的叠加结构；各所述闪存单元形成于同一个有源区中，同一行的各所述闪存单元的所述多晶硅控制栅的多晶硅连接在一起并形成多晶硅行，同一所述多晶硅行覆盖多个所述多晶硅浮栅且各所述多晶硅浮栅的宽度和顶部的所述多晶硅行的宽度相同；在各所述多晶硅浮栅两侧对称形成有N+扩散区，同一列的各所述N+扩散区连接在一起形成N+扩散区列，被所述多晶硅浮栅覆盖的所述有源区组成沟道区，各所述沟道区的长度为所述多晶硅浮栅两侧的所述N+扩散区列的间距，各所述沟道区的宽度等于覆盖于所述多晶硅浮栅顶部的所述多晶硅控制栅的宽度；各所述多晶硅浮栅由底部多晶硅浮栅和顶部多晶硅浮栅叠加而成，所述顶部多晶硅浮栅的长度小于所述底部多晶硅浮栅的长度；所述N+扩散区分别和对应侧的所述底部多晶硅浮栅的长度方向的侧面自对准，从而通过所述底部多晶硅浮栅自对准定义出所述沟道区的长度；在各所述N+扩散区的表面覆盖有第三介质层，所述第三介质层的表面低于或等于所述底部多晶硅浮栅的表面；在所述多晶硅浮栅的长度方向的两侧，所述多晶硅行和所述顶部多晶硅浮栅的侧面以及位于所述顶部多晶硅浮栅外的所述底部多晶硅浮栅表面相交叠，通过减少所述顶部多晶硅浮栅的长度增加所述多晶硅行和所述底部多晶硅浮栅表面相交叠的面积，从而提高所述多晶硅控制栅和所述多晶硅浮栅之间的耦合率；同时，所述顶部多晶硅浮栅的长度的减少使相邻两个所述多晶硅浮栅之间的间隙空间增加，能减少相邻的所述多晶硅浮栅之间的互扰并能在保证互扰满足要求的条件下缩小所述底部多晶硅浮栅的间距从而缩小各所述N+扩散区的尺寸。