[发明专利]一种分数阶忆阻器的等效电路

摘要

本发明具体涉及一种分数阶忆阻器的等效电路。其技术方案是：分数阶忆阻器的等效电路的输入电流i(t)通过第二电阻(1)、电流传输器(2)、第一电阻(3)的作用后得到电流传输器(2)的输出电压V_o1，再经过压控移相器(6)移相和经过频率/电压转换器(21)检测输入信号的频率。第三加法器(11)的输出电压V_D2经过模拟反相器(12)的作用后得到电流传输器(2)的输入电压V_I2；引入的分数阶忆阻器阶次的控制信号α＇用来改变分数阶忆阻器的阶次，引入的分数阶忆阻器状态变量初始值的控制信号x₀＇用来改变分数阶忆阻器状态变量的初始值。本发明不仅能够精确模拟分数阶忆阻器的电气特性且精度高，此外分数阶阶次和分数阶忆阻器状态变量初始值调整方便并易于控制。

主权项

1.一种分数阶忆阻器的等效电路，其特征在于所述分数阶忆阻器的等效电路的两端分别设有分数阶忆阻器的等效电路的端子A和分数阶忆阻器的等效电路的端子GND，分数阶忆阻器阶次的控制信号α＇加在分数阶忆阻器的等效电路的端子B与分数阶忆阻器的等效电路的端子GND之间，分数阶忆阻器状态变量初始值的控制信号x₀＇加在分数阶忆阻器的等效电路的端子C与分数阶忆阻器的等效电路的端子GND之间；所述分数阶忆阻器的等效电路的端子A和第二电阻(1)的端子R21连接，第二电阻(1)的端子R22和电流传输器(2)的端子E1‑连接，电流传输器(2)的端子E1i和第一电阻(3)的端子R12连接；电流传输器(2)的端子E1o分别与第一乘法器(4)的端子M0、压控移相器(6)的端子第三加法器(11)的端子B2、第五乘法器(15)的端子M4、减法器(14)的端子T1和频率/电压转换器(21)的端子Fi连接；第一乘法器(4)的端子N0和第一运算模块(19)的端子T12连接，第一乘法器(4)的端子P0分别与第一加法器(5)的端子A0和第三乘法器(17)的端子M2连接；第一加法器(5)的端子B0和第三乘法器(17)的端子P2连接，第一加法器(5)的端子D0和第四乘法器(7)的端子M3连接，第四乘法器(7)的端子N3和压控移相器(6)的端子连接，第四乘法器(7)的端子P3和放大模块(8)的端子K11连接，放大模块(8)的端子K12和第二加法器(9)的端子A1连接；第二加法器(9)的端子B1和减法器(14)的端子C1连接，减法器(14)的端子S1和第五乘法器(15)的端子P4连接，第五乘法器(15)的端子N4和第六乘法器(16)的端子P5连接；第二加法器(9)的端子D1和第七乘法器(10)的端子M6连接，第七乘法器(10)的端子N6和第二运算模块(13)的端子T22连接；第七乘法器(10)的端子P6和第三加法器(11)的端子A2连接，第三加法器(11)的端子D2和模拟反相器(12)的端子I1连接，模拟反相器(12)的端子I2和电流传输器(2)的端子E1+连接；频率/电压转换器(21)的端子Vo和第三运算模块(20)的端子T31连接，第三运算模块(20)的端子T32和第二乘法器(18)的端子M1连接；第二乘法器(18)的端子P1和第三乘法器(17)的端子N2连接；所述分数阶忆阻器的等效电路的端子GND和第一电阻(3)的端子R11连接；所述分数阶忆阻器的等效电路的端子B分别与第一运算模块(19)的端子T11、第二乘法器(18)的端子N1、压控移相器(6)的端子第六乘法器(16)的端子N5和第二运算模块(13)的端子T21连接；所述分数阶忆阻器的等效电路的端子C和第六乘法器(16)的端子M5连接；所述分数阶忆阻器的等效电路的忆阻值R_m：式(1)中：R₁表示第一电阻(3)的电阻值，R₂表示第二电阻(1)的电阻值，I表示输入电流i(t)的幅值，f表示输入电流i(t)的频率值，t表示以秒为单位的时间值，T₁表示第一运算模块(19)的电压输出值，T₂表示第二运算模块(13)的电压输出值，T₃表示第三运算模块(20)的电压输出值，K₁表示放大模块(8)的电压放大倍数，α表示分数阶忆阻器的分数阶阶次，所述分数阶阶次等于分数阶忆阻器阶次的控制信号α＇的电压值，x₀表示分数阶忆阻器状态变量的初始值，所述状态变量的初始值等于分数阶忆阻器状态变量初始值的控制信号x₀＇的电压值；所述第一运算模块(19)由第一电压源(22)、第三电阻(23)、第四电阻(24)、第一运算放大器(25)、第六电阻(26)和第五电阻(27)组成；第五电阻(27)的端子R52分别与第一运算放大器(25)的端子V1‑和第六电阻(26)的端子R61连接；第一电压源(22)的端子U1和第三电阻(23)的端子R31连接，第三电阻(23)的端子R32分别与第一运算放大器(25)的端子V1+和第四电阻(24)的端子R41连接，第四电阻(24)的端子R42和分数阶忆阻器的等效电路的端子GND连接；所述第一运算模块(19)的两端分别设有端子T11和端子T12，第五电阻(27)的端子R51和第一运算模块(19)的端子T11连接，第一运算放大器(25)的端子V1o和第六电阻(26)的端子R62与第一运算模块(19)的端子T12连接；所述第二运算模块(13)由第二电压源(28)、第七电阻(29)、第八电阻(30)、第二运算放大器(31)、第十电阻(32)和第九电阻(33)组成；第九电阻(33)的端子R92分别与第二运算放大器(31)的端子V2‑和第十电阻(32)的端子R101连接；第二电压源(28)的端子U2和第七电阻(29)的端子R71连接，第七电阻(29)的端子R72分别与第二运算放大器(31)的端子V2+和第八电阻(30)的端子R81连接，第八电阻(30)的端子R82和分数阶忆阻器的等效电路的端子GND连接；所述第二运算模块(13)的两端分别设有端子T21和端子T22，第九电阻(33)的端子R91和第二运算模块(13)的端子T21连接，第二运算放大器(31)的端子V2o和第十电阻(32)的端子R102与第二运算模块(13)的端子T22连接；所述第三运算模块(20)由第三电压源(34)、第十一电阻(35)、第十二电阻(36)、第十五电阻(37)、第十六电阻(38)、第四运算放大器(39)、第三运算放大器(40)、第十四电阻(41)和第十三电阻(42)组成；第十一电阻(35)的端子R112分别与第三运算放大器(40)的端子V3+和第十二电阻(36)的端子R121连接；第三电压源(34)的端子U3和第十三电阻(42)的端子R131连接，第十三电阻(42)的端子R132分别与第三运算放大器(40)的端子V3‑和第十四电阻(41)的端子R141连接；第三运算放大器(40)的端子V3o和第十四电阻(41)的端子R142与第十五电阻(37)的端子R151连接；第十五电阻(37)的端子R152分别与第四运算放大器(39)的端子V4‑和第十六电阻(38)的端子R161连接；第四运算放大器(39)的端子V4+和第十二电阻(36)的端子R122与分数阶忆阻器的等效电路的端子GND连接；所述第三运算模块(20)的两端分别设有端子T31和端子T32，第十一电阻(35)的端子R111和第三运算模块(20)的端子T31连接，第十六电阻(38)的端子R162和第四运算放大器(39)的端子V4o与第三运算模块(20)的端子T32连接。