[发明专利]一种高速数字逻辑电路模块及模拟数字转换器和电子设备

摘要

本发明公开了一种数字逻辑电路模块，应用于逐次逼近寄存器型模拟数字转换器中，所述数字逻辑电路模块包括多个分别由D触发器，延迟单元dly，反相器inv和与非门nand构成的单元电路，各所述单元电路依次级联，在逐次逼近过程中，每一次当比较器进入锁存相位，开始比较时，本发明所示数字逻辑电路同时被触发，通过电路设计，使得比较器的锁存延迟时间和数字逻辑电路的延迟时间相匹配，从而，数字逻辑电路的每一级输出信号可以逐次捕获比较器的比较结果，本发明相比于现有技术减小了一个比较器锁存过程的延迟时间，同时由于D触发器数目减少了一半，数字逻辑电路中，时钟信号的负载也减小了一半，进一步提高了数字逻辑电路的速度，降低了功耗。

主权项

1.一种数字逻辑电路模块，应用于至少包括比较器模块、开关电容模块及数字逻辑模块的N位逐次逼近寄存器型模拟数字转换器中，其特征在于：所述N位逐次逼近寄存器型模拟数字转换器中的数字逻辑模块为所述数字逻辑电路模块，所述数字逻辑电路模块包括N个依次级联的单元电路，各所述单元电路分别由D触发器，延迟单元dly，反相器inv和与非门nand构成；所述N个依次级联的单元电路中的第一单元电路的电路结构为；所述D触发器的信号输入端D接电源Vdd，D触发器的输出端Q连接于所述与非门nand的其中一个输入端Q0，和所述延迟单元dly的输入端，所述D触发器的输出端Q连接于下一单元电路中的D触发器的信号输入端D；所述延迟单元dly的输出端连接于所述反相器inv的输入端；所述反相器inv的输出端连接于所述与非门nand的另一个输入端Q0nd，所述与非门nand的Q0和Q0nd的信号通过所述与非门nand产生一个输出信号A<i>，所述N取正整数，所述i取0、1、2…N‑1中之一；其中，所述N个依次级联的单元电路中的其它单元电路的电路连接结构与所述第一单元电路的电路连接结构相同，且各所述单元电路中的所述D触发器的信号输入端clk分别连接于信号clk1，所述信号clk1为所述比较器模块中比较器的控制信号，所述比较器模块中比较器的比较过程和所述数字逻辑电路模块中产生A<i>为1的这个窗口的过程同时进行。