[发明专利]一种SRAM存储模块读操作时序偏移量测试方法

摘要

本发明公开了一种SRAM存储模块读操作时序偏移量测试方法，包括FPGA电路，JTAG电路模块，时钟电路，按键电路，LCD显示电路，测试模块；其中，FPGA电路对电路进行系统控制；LCD显示电路，显示读出的测试数据，该电路的输入端接FPGA电路模块的输出端；按键电路，接收输入的信号，该电路的输出端接FPGA电路模块的输入端；测试模块的输出端接FPGA电路模块的输入端，测试模块的输入端接FPGA电路模块的输出端。本发明的有益效果是：时序参数调整方便；本方法采用7个按键，来进行时序参数的输入，通过这些按键的微调，能快速地测试出时序的偏移量，并实时显示在LCD上；外围电路少，调试灵活，可靠性高。

主权项

1.一种SRAM存储模块读操作时序偏移量测试方法，包括FPGA电路，JTAG电路模块，时钟电路，按键电路，LCD显示电路，测试模块；其中，FPGA电路，对电路进行系统控制；LCD显示电路，显示读出的测试数据，该电路的输入端接FPGA电路模块的输出端；JTAG电路模块，进行FPGA系统的程序的下载，以及调试，该电路的输入端接FPGA电路模块的输出端，该电路的输出端接FPGA电路模块的输入端；时钟电路，产生电路所需要的时钟，该电路的输出端接FPGA电路模块的输入端；按键电路，接收输入的信号，该电路的输出端接FPGA电路模块的输入端；测试模块的输出端接FPGA电路模块的输入端，测试模块的输入端接FPGA电路模块的输出端；一种SRAM存储模块读操作时序偏移量测试方法特征是，包括以下步骤：步骤一，连接51单片机最小系统板与IS62WV51216存储模块，其中，IS62WV51216存储模块的片选信号接51单片机最小系统板的P0.0；IS62WV51216存储模块的写信号接51单片机最小系统板的P0.1；IS62WV51216存储模块的读信号接51单片机最小系统板的P0.2；IS62WV51216存储模块的地址信号A16～A19接51单片机最小系统板的P0.3～P0.6，地址信号A0～A7接51单片机最小系统板的P1.0～P1.7，地址信号A8～A15接51单片机最小系统板的P2.0～P2.7；IS62WV51216存储模块的数据信号D0～D7接51单片机最小系统板的P3.0～P3.7；并给单片机最小系统板与IS62WV51216存储模块上电；步骤二，编写51单片机的读写IS62WV51216存储模块程序代码，其读写的速度不要求，反复写数据，并读数据，直到能正确地读出写入的数据为止；其中，访问IS62WV51216存储模块的地址为0X8FFFF，数据为0XAB；其程序代码的编写，调试，以及生成烧写文件是在Keil uVision4环境下完成；步骤三，下载51单片机最小系统板的读写程序，并移除51单片机最小系统板，与此同时，保持IS62WV51216存储模块不断电，以保证步骤二中，写入的IS62WV51216存储模块相应地址中的数据不变；其中，烧写程序是在STC公司的提供的软件下完成的；步骤四，连接一种SRAM存储模块读操作时序偏移量测试模块与IS62WV51216存储模块，其中，IS62WV51216存储模块的片选，读，写，地址，数据信号分别接FPGA的IO引脚，其中，模块之间使用到的IO引脚的数目为31个；步骤五，给一种SRAM存储模块读操作时序偏移量测试模块加电，并设计FPGA电路的内部模块，其中，内部模块是由PLL模块，1GHZ时钟产生模块，计数模块，按键处理模块，SRAM控制信号产生模块,JTAG电路模块,LCD显示模块连接构成；其中，PLL模块是对输入的时钟进行倍频处理，其输入的时钟为有源晶振，时钟频率为50Mhz，经过PLL模块处理，输出的时钟频率为500Mhz；1GHZ时钟产生模块是对PLL模块输出的时钟进一步处理，使其产生1Ghz的时钟，采用一位计数器来实现；计数模块是对1GHZ时钟进行计数，并将计数的结果Q1输出到SRAM控制信号产生模块；JTAG电路模块是用来下载FPGA程序，以及调试FPGA程序；LCD显示模块用来显示输入的按键数据，以及读出的IS62WV51216存储模块的数据；按键处理模块，用来设置输入的按键数据；其中，PLL模块的输入端接时钟芯片的输出端，PLL模块的输出端接1GHZ时钟产生模块的输入端；1GHZ时钟产生模块的输出端接计数模块的输入端，计数模块的输出端接SRAM控制信号产生模块的输入端，按键处理模块的输出端接SRAM控制信号产生模块的输入端，按键处理模块的输入端接FPGA外部的按键电路；LCD显示模块的输入端接SRAM控制信号产生模块的输出端；SRAM控制信号产生模块的输出输入端接外部测试模块的输入输出端；步骤六，进行按键处理模块的设计，接收输入的按键数据，并进行编码处理，并将处理后的数据Q2输出到SRAM控制信号产生模块的输入端；其中，按键a1用来设置地址数据，默认值为1000；按键a2用来设置片选信号数据，默认值为1000；按键a3用来设置读信号数据，默认值为1000；按键a4用来设置写信号数据，默认值为1000；其中，a1大于999，且a1小于1200；其中，a1，a2之间的差值小于20；a1，a3之间的差值小于20；a2，a3之间的差值小于20；其中，地址信号，片选信号，读信号宽度由芯片的数据手册推出；按键K0用来实现数据减；按键K1用来实现数据加；按键Q进行数据设置确认，当Q为低电平时，正在进行数据设置，当Q为高电平时，数据设置完成，开始正常工作；其中，设置的数据可从LCD显示出来；步骤七，进行SRAM控制信号产生模块的设计，SRAM控制信号产生模块接收计数模块Q1的数据，以及按键处理模块的编码数据Q2，并对接收的数据进行解码处理；产生按键数据Q3，输出到LCD显示模块，进行显示；产生读测试模块的数据Q4，输出到LCD显示模块，进行显示；产生外部测试模块的控制信号及数据，地址信号，并从FPGA的IO口输出到测试模块；其中，地址信号，片选信号，读信号宽度由芯片的数据手册推出；其中，地址信号的数据为0X8FFFF；步骤八，进行LCD显示模块的设计，LCD显示模块实时接收按键数据Q3，读测试模块的数据Q4，并对数据处理，由LCD显示模块产生的控制逻辑，将按键数据Q3，及读测试模块的数据Q4，输出到LCD显示出来；步骤九，确定JTAG电路模块，进行程序的调试，及下载；其实现过程是在QUARTUS软件下添加JTAG电路模块，并配置存储空间等；步骤十，进行PLL模块，1GHZ时钟产生模块，计数模块，按键处理模块，SRAM控制信号产生模块,JTAG电路模块,LCD显示模块的功能仿真，及时序验证，确保每个功能模块正确后，将软件生成的程序下载到FPGA；其中，上述的功能模块的设计，仿真，程序下载是在QUARTUS软件下完成的；步骤十一，按下按键Q，此时，Q为高电平，则按键输入数据的设置完成，系统电路开始正常工作；步骤十二，进行测试模块(IS62WV51216存储模块)的数据读操作，并确保测试模块地址0X8FFFF的数据为0XAB；其过程为：首先，从LCD上读出地址0X8FFFF的数据为J,当J的数据等于0XAB，说明能正确读出数据，则进行下一步骤；当J的数据不等于0XAB，说明不能正确读出数据，此时，则按一下按键Q，此时，进入按键数据重新设置，保持a1的值不变，通过按键k1，k2进行加或减，来完成a2，a3数值的调整，并从LCD上看出按键数据的更新值；此后，按一下按键Q，系统正常工作，从LCD上读出测试模块地址0X8FFFF的数据为M,若M的数据不等于0XAB，则重复上述过程，直到能正确读出测试模块地址0X8FFFF的数据为0XAB为止；其中，其中，a1，a2，a3之间的数量关系为：a1大于999，且a1小于1200；其中，a1，a2之间的差值小于20；a1，a3之间的差值小于20；a2，a3之间的差值小于20，即a1，a2，a3的数值在小范围内调整；步骤十三，从LCD上读出a1,a2,a3的值，并记下按键a1,a2,a3的设置值，此时，a1,a2,a3即为测试模块(IS62WV51216存储模块)的时序偏移值。