[发明专利]超高速通信系统中串并结合的信道编译码方法及装置

摘要

本发明公开了一种超高速通信系统中串并结合的信道编译码方法及装置，其中信道编码方法包括：根据FPGA最高处理时钟和硬件资源，确定串行编码的比特数及并行编码的路数；将编码前数据变成比特流并转换成对应的多路比特数据；将转换后的比特并行输入对应的卷积编码器，输出的比特流经过并串转换得到编码后的数据。信道译码是编码的逆过程，将译码前数据变成多路比特数据，然后并行输入对应的译码器，输出的比特合并得到译码数据。本发明提出的串并结合信道编译码方法，折中考虑FPGA处理时钟和硬件资源，有效解决了FPGA处理时钟对编译码的限制，而且在相同编译码速率条件下，能最大限度的降低硬件资源的消耗，同时本发明还能匹配不同的编码码率。

主权项

1.一种超高速通信系统中串并结合的信道编码方法，其特征在于，包括以下步骤：根据FPGA最高处理时钟和硬件资源，确定串行编码的比特数N及并行编码的路数I；其中I＝L/N，F为编码前FPGA处理数据的时钟频率，G为FPGA处理数据的最高时钟频率，L为编码前FPGA处理的数据的位数；将编码前数据S变成比特流s1s2…sL‑1sL并将其N等分转换成对应的I路比特数据；将转换后的I路比特数据并行输入至I个卷积编码的编码器，将I个编码器并行输出的比特合并得到编码后的数据T＝t1t2…tIN/R‑1tIN/R；其中，对于第i个编码器bi，输入s(i‑1)N+1s(i‑1)N+2…siN‑1siN共N个比特，输出t(i‑1)N/R+1t(i‑1)N/R+2…tiN/R‑1tiN/R共N/R个比特，R为编码码率。