[发明专利]锁存器

摘要

本发明公开了一锁存器，包含一个存储单元，第一～第四共4个传输门，以及一个MULLER C单元。当锁存器处于穿通模式，时钟信号CLK为高电平时，时钟信号CLK_B为低电平,数据从输入端D传入,通过第一～第三传输门,到达存储单元内的第二和第四节点和输出端Q；处于锁存模式，当时钟信号CLK为低电平时，时钟信号CLK_B为高电平；第一～第三传输门关闭，第四传输门打开，数据从存储单元中输出，经过MULLER C单元，以及第四传输门到达输出端Q。本发明所述的锁存器在电路受到干扰时，能迅速恢复正确的逻辑状态。

主权项

1.一种锁存器，其特征在于：包含一个存储单元，第一～第四共4个传输门，以及一个MULLER C单元；所述的存储单元包含有4个PMOS及4个NMOS共8个MOS管，分为4组，每组包含一PMOS及一NMOS，每组两个MOS相接串联，即第一PMOS的漏极与第一NMOS的漏极相连，第二PMOS的漏极与第二NMOS的漏极相连，以此类推；所述4个PMOS的源极都接电源，4个NMOS的源极都接地；所述第一PMOS的栅极与第四PMOS的漏极以及第三NMOS的栅极相连；第二PMOS的栅极与第三PMOS的漏极以及第四NMOS的栅极相连；第三PMOS的栅极与第二PMOS的漏极以及第一NMOS的栅极相连；第四PMOS的栅极与第一PMOS的漏极以及第二NMOS的栅极相连；第一～第三传输门，每个传输门分别接入两路时钟信号，包含时钟信号CLK及时钟信号CLK_B，且时钟信号CLK_B为时钟信号CLK的反向时钟信号；第四传输门的时钟信号与第一～第三传输门的时钟信号接法相反；其中第一～第三传输门，输入端并联在一起形成整个锁存器的信号输入端口D，第一传输门的输出接第一PMOS的漏极，第二传输门的输出接第三PMOS的漏极；所述MULLE C单元，包含第五及第六PMOS及第五、第六NMOS，以第五PMOS、第六PMOS、第五NMOS、第六NMOS的顺序依次串接，第五PMOS的源极接电源，第六NMOS的源极接地；第五PMOS的栅极与第六NMOS的栅极以及第二NMOS的栅极相连，第六PMOS的栅极与第五NMOS的栅极以及第四NMOS的栅极相连；第六PMOS的漏极接第四传输门的输入端，第三传输门的输出端与第四传输门的输出端连接形成锁存器的输出端Q。