[发明专利]一种抗SEU加固的存储结构

摘要

本发明公开了一种抗SEU加固的存储结构，存储节点D设置于所述第一支路上，存储节点A设置于第二支路上，存储节点B设置于第三支路上，存储节点C设置于所述第四支路上，第一支路通过所述存储节点D分别与第二支路和第四支路相连接，第二支路通过存储节点A分别与第一支路和第三支路相连接，第三支路通过存储节点B分别与第二支路和第四支路相连接，第四支路通过节存储点C分别与第一支路和第三支路相连接。本发明在Quatro设计的基础上增加了栅极接地的两个NMOS管，利用电阻分压原理降低了敏感节点A和B受单粒子效应的影响程度，增加抗SEU的性能，加上相应的外围电路，可以作为SRAM或者触发器使用。

主权项

1.一种抗SEU加固的存储结构，其特征在于，包括第一支路、第二支路、第三支路、第四支路、存储节点D、存储节点A、存储节点B、存储节点C、翻转参考节点AU、翻转参考节点BU，所述第一支路包括PMOS管P1和NMOS管N1，所述PMOS管P1的源极与电源相连， 所述PMOS管P1的漏极连接NMOS管N1的漏极于存储节点D， 所述NMOS管N1的源极接地，所述PMOS管P1的栅极与存储节点C相连， 所述NMOS管N1的栅极与存储节点A相连接；所述第二支路包括PMOS管P2、NMOS管N5、NMOS管N2，所述PMOS管P2的源极与电源相连接，PMOS管P2的漏极连接NMOS管N5的源极于翻转参考节点AU，NMOS管N5的漏极与NMOS管N2的漏极相连于存储节点A， NMOS管N2的源极接地，所述PMOS管P2的栅极与存储节点D相连，所述NMOS管N5的栅极接地，所述NMOS管N2的栅极与存储节点B相连；所述第三支路包括PMOS管P3、NMOS管N6和NMOS管N3，所述PMOS管P3的源极与电源相连，所述PMOS管P3的漏极与NMOS管N6的源极连接于翻转参考节点BU， 所述NMOS管N6的漏极与NMOS管N3的漏极连接于存储节点B， 所述NMOS管N3的源极接地，所述PMOS管P3的栅极与存储节点C相连，所述NMOS管N6的栅极接地，所述NMOS管N3的栅极与存储节点A相连接；所述第四支路包括PMOS管P4和NMOS管N4，所述PMOS管P4的源极接电源， PMOS管P4的漏极连接NMOS管N4的漏极于存储节点C， NMOS管N4的源极接地，所述PMOS管P4的栅极与存储节点D相连，所述NMOS管N4的栅极与存储节点B相连。