[发明专利]处理器电路及其操作方法有效
| 申请号： | 201810568757.9 | 申请日： | 2018-06-05 |
| 公开（公告）号： | CN108874447B | 公开（公告）日： | 2020-09-15 |
| 发明（设计）人： | 费晓龙 | 申请（专利权）人： | 上海兆芯集成电路有限公司 |
| 主分类号： | G06F9/38 | 分类号： | G06F9/38 |
| 代理公司： | 北京市柳沈律师事务所 11105 | 代理人： | 徐协成 |
| 地址： | 201203 上海市张*** | 国省代码： | 上海;31 |
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| 摘要： | 本公开提出一种处理器电路及其操作方法。处理器电路包括重排序缓冲存储器以及别名队列模块。重排序缓冲存储器记录多个加载指令以及多个存储指令各自的下一循序指令指针值。别名队列模块的多个条目的每一个包括第一字段以及多个第二字段。当第一加载指令及第一存储指令引起第一存储器违规，并且重排序缓冲存储器回退第一加载指令时，别名队列模块将第一加载指令的下一循序指令指针值更新至所述多个条目的其中的一个的第一字段，并且将第一存储指令的下一循序指令指针值更新至多个条目的其中的一个的多个第二字段的其中的一个。 | ||
| 搜索关键词： | 处理器 电路 及其 操作方法 | ||
【主权项】：
1.一种处理器电路，包括：重排序缓冲存储器，其中所述重排序缓冲存储器记录多个加载指令以及多个存储指令各自的下一循序指令指针值；以及别名队列模块，耦接所述重排序缓冲存储器，其中所述别名队列模块包括多个条目，并且所述多个条目的每一个包括第一字段以及多个第二字段，其中当第一加载指令及第一存储指令引起第一存储器违规，并且所述重排序缓冲存储器回退所述第一加载指令时，所述别名队列模块将所述第一加载指令的下一循序指令指针值更新至所述多个条目的其中的一个的所述第一字段，并且将所述第一存储指令的下一循序指令指针值更新至所述多个条目的所述其中的一个的所述多个第二字段的其中的一个，其中当第二加载指令及第二存储指令引起第二存储器违规，并且所述重排序缓冲存储器回退所述第二加载指令时，若所述第二加载指令与所述第一加载指令各自的所述下一循序指令指针值相等，则所述别名队列模块将所述第二存储指令的所述下一循序指令指针值更新至所述多个条目的所述其中的一个的所述多个第二字段的其中的另一个。
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