[发明专利]一种基于CPU+FPGA异构计算系统及其加速方法在审
| 申请号： | 201810593724.X | 申请日： | 2018-06-11 |
| 公开（公告）号： | CN108776649A | 公开（公告）日： | 2018-11-09 |
| 发明（设计）人： | 彭福来;于治楼;陈乃阔 | 申请（专利权）人： | 山东超越数控电子股份有限公司 |
| 主分类号： | G06F15/78 | 分类号： | G06F15/78 |
| 代理公司： | 济南信达专利事务所有限公司 37100 | 代理人： | 韩月娥 |
| 地址： | 250100 山东省*** | 国省代码： | 山东;37 |
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| 摘要： | 本发明公开一种基于CPU+FPGA异构计算系统，涉及异构计算技术领域，采用多个FPGA加速单元协同CPU主控单元完成同一计算任务；CPU主控单元负责逻辑判断、管理控制，对FPGA加速单元进行计算任务分配；FPGA加速单元负责对计算任务进行加速；FPGA加速单元内部划分为静态区域：负责实现PCIe‑DMA通信、SRIO通信、DDR控制；以及动态可重构区域：执行CPU主控单元下发的kernel函数，对计算任务进行加速。本发明针对不同的任务类型，实现对计算任务的并行加速处理与流水加速处理，能够大幅提升任务处理的吞吐率，缩短任务执行时间，极大提高计算机的计算性能。 | ||
| 搜索关键词： | 加速单元 异构计算系统 加速处理 计算技术领域 动态可重构 管理控制 计算性能 静态区域 逻辑判断 任务处理 任务分配 任务类型 任务执行 吞吐率 异构 通信 并行 流水 协同 计算机 | ||
【主权项】：
1.一种基于CPU+FPGA异构计算系统，其特征在于，采用OpenCL编程模型进行编程；其系统架构包括：CPU主控单元和若干FPGA加速单元；所述FPGA加速单元通过PCIe‑DMA总线与CPU主控单元互联通信；若干FPGA加速单元协同CPU主控单元完成同一计算任务，所述CPU主控单元，负责逻辑判断、管理控制，对FPGA加速单元进行计算任务分配；所述FPGA加速单元，设置多个，负责对计算任务进行加速；多个FPGA加速单元之间采用SRIO总线互联通信；所述FPGA加速单元内部划分为静态区域、动态可重构区域两部分；所述静态区域，负责实现PCIe‑DMA通信、SRIO通信、DDR控制器功能；所述动态可重构区域，用来执行CPU主控单元下发的kernel函数，对计算任务进行加速。
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