[发明专利]一种纳米CMOS电路常开缺陷的快速容错方法

摘要

本发明公开的纳米CMOS电路常开缺陷的快速容错方法，利用纳米CMOS单元的连通域修改，将存在可用常开缺陷的单元从起各自连通域中标记移除，在与其他单元的连接中继续使用而不是舍弃该缺陷单元的方法，适当利用缺陷单元，提高单元利用率并减小映射面积。同时将纳米CMOS电路划分成若干较小规模阵列进行局部容错，简化容错的难度。再综合局部优化结果，采用禁忌搜索算法结合逃避准则对所提出的方法进行验证，以提高消除常连开缺陷的速度和容错映射的质量，加快纳米CMOS电路结构的实用化进程。本发明在提高单元利用率和映射成功率情况下，可快速消除常开缺陷对纳米CMOS电路逻辑功能的影响，从而有效解决纳米CMOS电路缺陷容错映射问题。

主权项

1.一种纳米CMOS电路常开缺陷的快速容错方法，其特征在于包括以下步骤：步骤①：对于任意纳米CMOS单元，若其输入纳米线、输出纳米线或纳米二极管存在常开缺陷，则定义该纳米CMOS单元存在可用常开缺陷；对于任意纳米CMOS单元，若其CMOS堆栈不能实现取反操作或接口引脚无法连接输入纳米线或输出纳米线，则定义该纳米CMOS单元存在不可用常开缺陷；若位于信号流经路径上的任意纳米CMOS单元存在不可用常开缺陷或扇入扇出节点所映射的关联单元之间的连接存在可用常开缺陷或不在连通域内，则定义该缺陷为有效缺陷，定义存在该缺陷的单元为有效缺陷单元；步骤②：对于常开缺陷均匀分布且常开缺陷概率为p的大小为X×Y的纳米CMOS电路，其中X为纳米CMOS电路包含的纳米CMOS单元列的数量，Y为纳米CMOS电路包含的纳米CMOS单元行的数量，已知逻辑电路节点总数为nnode,逻辑电路中各节点的平均关联节点数为anode，考虑纳米CMOS电路的边界效应，纳米CMOS单元连通域内可连接的平均单元数为acell，设任意纳米CMOS单元存在有效缺陷的概率为defrate，则大小为X×Y的纳米CMOS电路中有效缺陷总数ndef表示为：步骤③：将纳米CMOS电路根据单元顺序排列的位置分割为不同层，以层为变量，按层分配有效缺陷数，每层缺陷数按照式(2)的缺陷分配函数分配：y(x)＝‑ax2+b     (2)其中：a＝0.005nnode，b＝3a+0.15ndef，x为非负整数，x表示层数，y(x)为第x层包含的有效缺陷数；以第x层为当前层进行容错，根据式(2)计算第x层包含的有效缺陷数y(x)，比较电路中所有未容忍有效缺陷数y余与第x‑1层中的缺陷数y(x‑1)：设X×Y大小的纳米CMOS电路的容错已容忍到第d单元行，已分割到第x‑1层，当剩余X‑d行纳米CMOS单元中有效缺陷数y(X‑d)余大于y(x‑1)时，则以y(x)作为纳米CMOS电路中第x层包含的有效缺陷数；否则，以y(X‑d)余作为纳米CMOS电路中第x层包含的有效缺陷数，直接划分剩余X‑d行纳米CMOS单元为最后一层进行容忍；步骤④：已知包含Y单元行的纳米CMOS电路中各单元行的平均缺陷数为ndef/Y，根据评估函数(3)评估纳米CMOS电路各单元是否为有效缺陷单元：若任意纳米CMOS单元i上存在不可用常开缺陷，则cmosi＝1，反之cmosi＝0；vi表示与任意纳米CMOS单元i间存在可用常开缺陷或违反连通域约束的关联单元个数，coni表示任意纳米CMOS单元i的关联单元总数；Badnessi为一个介于[0,2]之间的实数，当Badnessi值大于零时，确定该单元i为有效缺陷单元；从纳米CMOS电路的边界首单元起，自左向右逐行累计有效缺陷单元中的有效缺陷的个数；若累计的有效缺陷的个数∈[y(x),y(x)+ndef/Y]或已评估至纳米CMOS电路最后一行时，则自前层最后容错单元所在单元行至当前行的全部纳米CMOS单元分为一层；若累计的有效缺陷的个数超过y(x)+ndef/Y时，则减少层内单元数，令前层最后容错单元所在单元行至当前行的前一行的所有纳米CMOS单元为一层；步骤⑤：判断任意有效缺陷单元是否存在可用常开缺陷，若是，针对纳米二极管常开缺陷，将通过该常开纳米二极管连接的关联单元在该有效缺陷单元连通域内进行标记以删除，使该有效缺陷单元仍能用于映射非关联节点；若常开缺陷发生在该有效缺陷单元的输入纳米线或输出纳米线上，根据该有效缺陷单元的输入接口引脚坐标或输出接口引脚坐标，结合输出纳米线斜率tanα＝r/(r‑1)和输入纳米线斜率tanα＝‑(r‑1)/r，计算纳米线方程以确定断裂点位置，通过标记断裂点外侧连接的纳米CMOS单元对该有效缺陷单元的连通域进行修改；若该有效缺陷单元存在不可用常开缺陷，则舍弃该有效缺陷单元，并将该有效缺陷单元从各关联单元连通域范围中标记以删去；步骤⑥：采用禁忌搜索算法，针对存在可用常开缺陷的有效缺陷单元，于邻域范围内搜索在关联单元连通域交集内已映射节点的单元为替换单元，建立单元集合作为候选表用于存放所有替换单元；针对存在不可用常开缺陷的有效缺陷单元，对已映射在该有效缺陷单元上的节点，在邻域范围内搜索关联单元的连通域交集内的未映射节点单元加入候选表；步骤⑦：以纳米CMOS电路中所有缺陷数以及关联单元间纳米线长总和作为成本值，根据成本函数(4)衡量当前有效缺陷单元分别与候选表中单元交换所映射节点后所有解的优劣，成本函数为：score＝α×badness+β×wire_score     (4)badness表示当前映射状态下的缺陷总和，其中前层和当前层内的单元考虑有效缺陷，后层内的单元考虑连通域约束满足情况；wire_score表示当前映射状态下关联单元间纳米线长总和，α和β为经验参数，α＝10，β＝0.01；初始成本值定义为本层未曾容错时的成本值，若交换后的最优值比初始成本值小，则允许最优交换并对各次交换的最优交换单元建立集合作为禁忌表，逐次将最优替换单元加入禁忌表中；若交换后的最优值比初始成本值大，则不接受与最优替换单元的交换，重复步骤⑦；若本层中仍有未容错单元，重复步骤⑤‑⑦；步骤⑧：首先记录候选表中最优的近几次交换位置，对该交换位置所在的搜索方位进行惩罚，使得搜索方向朝向有效缺陷所影响的关联单元方向，拓宽邻域范围；然后在当前层外搜索可能交换的单元，将该单元加入候选表，重复步骤⑥‑⑦，接受劣解；若本层中仍有未容错单元，则重复步骤⑤‑⑦；步骤⑨：依次完成本层所有缺陷单元的一次容错，若最终本层缺陷均成功解决，则转至步骤⑩；若最终成本函数值小于或等于初始成本值，而本层缺陷尚未完全解决，则重复步骤⑤‑⑦3次，若3次循环后缺陷仍未完全解决，则启动逃避准则，即：对本层中的缺陷逐个判断其有效缺陷影响的关联单元所在位置，当前缺陷单元放弃与缺陷关联单元的连接，转而寻找满足其他约束的一个最接近缺陷关联单元的单元交换节点映射，同时缺陷关联单元在其满足其他项约束的连通域中，搜索最接近缺陷单元的单元交换映射节点，完成后重复步骤⑤‑⑦；步骤⑩：本层缺陷单元容错结束，分割下一层，重复步骤④‑步骤⑨，直至所有纳米CMOS单元均被遍历搜索并容忍缺陷，最终纳米CMOS电路常开缺陷得以快速容错，实现正确逻辑功能。