[发明专利]一种用于PWM型同步升压转换器的使能关断时序逻辑电路

摘要

本发明涉及同步升压转换器技术领域，尤其涉及一种用于PWM型同步升压转换器的使能关断时序逻辑电路，包括第一非门构成的反相单元，第一与非门和第二与非门构成的第一RS触发器，第三与非门和第二非门构成的第一逻辑单元，第三非门、第四非门、第一MOS管、第二MOS管、电阻和电容构成的逻辑延时单元，第五非门、第四与非门、第五与非门和第六非门构成的第二逻辑单元，第六与非门和第七非门构成的逻辑切换单元，第一或非门和第二或非门构成的第二RS触发器；本发明在现有PWM型同步升压转换器的基础上，将过零检测的输出信号和固定延时信号引入PWM控制信号中，在外界使能关断时对电感储能进行有效释放，降低对功率管的损坏。

主权项

1.一种用于PWM型同步升压转换器的使能关断时序逻辑电路，其特征在于：包括反相单元、第一RS触发器、逻辑延时单元、第一逻辑单元、第二逻辑单元、、第二RS触发器和逻辑切换单元；所述反相单元用于将外界使能信号EN转换为反相信号EN0；所述第一RS触发器R端接入PWM型同步升压转换器内部过零检测的输出信号ZCD，S端接入反相信号EN0，在外界使能信号EN转变为低电平时，RS触发器Q输出端的输出信号维持高电平不变，直到信号ZCD翻转为低电平，RS触发器Q输出端的输出信号翻转为低电平；当外界使能信号EN转变为低电平时，所述逻辑延时单元用于将外界使能信号EN经过延时处理转变为延时信号TD输出；所述第一逻辑单元用于将第一RS触发器Q输出端的输出信号和逻辑延时单元输出的延时信号TD经过逻辑与门运算，产生输出信号CE1，当外界使能信号EN为高电平时，输出信号CE1不经过延时而跟随为高电平，当外界使能信号EN为低电平时，输出信号CE1在延时信号TD下降沿和信号ZCD的下降沿之间二选一，翻转为低电平；所述第二逻辑单元用于将同步升压转换器内部振荡器输出的时钟信号OSC和PWM型同步升压转换器内部过零检测的输出信号ZCD进行逻辑运算，在PWM型同步升压转换器的电感电流检测到过零之前，信号ZCD维持高电平，并且在时钟信号OSC的每个周期内，信号ZCD只允许有效一次；所述第二RS触发器用于输出PWM型同步升压转换器主功率管的开启信号TON_N，R端接入同步升压转换器内部振荡器输出的时钟信号OSC，S端接入反相信号EN0和同步升压转换器内部脉宽比较器的输出信号PWM，当时钟信号OSC的上升沿到来时，如果反相信号EN0维持低电平且信号PWM维持低电平，则开启信号TON_N翻转为高电平；如果反相信号EN0维持高电平，则开启信号TON_N不再翻转为高电平；如果信号PWM维持高电平，则允许跳过这个周期；所述逻辑切换单元用于将第二RS触发器输出的开启信号TON_N、第一逻辑单元的输出信号CE1、第二逻辑单元的输出信号进行逻辑运算，输出PWM型同步升压转换器续流管的开启信号TON_P，当开启信号TON_N维持高电平或者检测到信号ZCD翻转为低电平或者检测到输出信号CE1为低电平时，将开启信号TON_P维持在高电平。