[发明专利]一种DRAM内存封装过程的优化调度方法有效

专利信息
申请号: 201810741527.8 申请日: 2018-07-06
公开(公告)号: CN109085803B 公开(公告)日: 2021-07-16
发明(设计)人: 钱斌;张洪琳;胡蓉 申请(专利权)人: 昆明理工大学
主分类号: G05B19/418 分类号: G05B19/418
代理公司: 暂无信息 代理人: 暂无信息
地址: 650093 云*** 国省代码: 云南;53
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摘要: 发明涉及一种DRAM内存封装过程的优化调度方法,属于半导体加工生产过程智能优化调度技术领域。本发明首先建立基于排序模型的DRAM内存产品封装加工过程调度模型和优化目标;然后设计基于动态规划双目标优化算法的优化调度方法对目标进行优化;最后在不同问题规模下对所提算法进行验证。本发明可在短时间内获得DRAM内存产品封装加工过程调度问题的近似最优解,达到提高工厂的生产效率、增大经济效益、减少电能消耗的效果,能有效解决DRAM内存产品封装加工过程中由于工序排列不当导致的效率低下和资源、能源浪费问题。
搜索关键词: 一种 dram 内存 封装 过程 优化 调度 方法
【主权项】:
1.一种DRAM内存封装过程的优化调度方法,其特征在于:首先建立基于排序模型的DRAM内存产品封装加工过程调度模型和优化目标;然后设计基于动态规划双目标优化算法的优化调度方法对目标进行优化;最后在不同问题规模下对所提算法进行验证;调度模型建立的依据是待封装DRAM内存产品的数量、加工时间以及加工过程的电能消耗,第一优化目标为总流程时间(Total Flow Time,TFT)第二优化目标为加工过程总电能消耗(Total Electric Energy Consumption,TEEC):f2=TEEC:Fj=cj‑1+pj,j∈{1,...,n|n∈N*}TEEC=Cp+Ct+CiCi=(pi+po)gvc,i式中,待封装DRAM内存产品数为n,Fj表示工件j的加工流程时间,TEEC表示从第零时刻开始至所有工件加工完毕所消耗的总电能;cj表示第j个工件加工完成的时间,工件j的加工时间为pj,同时其流程时间为上一个工件的加工完成时间cj与该工件加工时间pj之和;机器有开关机功率vc,加工功率va和待机功率vb三种功率;Cp,Ct,Ci分别表示加工、待机和开关机三个过程的电能消耗;Oj表示工件j在机器上的加工操作,且加工一旦开始将不可中断;为避免机器由于持续加工时间过长和偶发机器故障造成的生产效率低下和经济损失,设置机器每隔200min强制待机进行检修,检修期间不允许任何工件加工;以上所有变量组成工件j加工过程的状态向量sj={l,pj,Fj,ej,TEECj},其中l表示在工件j之前已加工完毕的工件数量,pj表示工件j的加工时间,Fj表示工件j的加工流程时间,ej表示工件j加工消耗的电能,TEECj表示从第零时刻开始至工件j加工完毕所消耗的总电能;所述基于动态规划双目标优化算法的优化调度方法具体描述为:Step1、状态初始化:按照最短加工时间原则,选择加工时间最大的工件第一个加工,此时产生初始状态:s1={0,p1,pi+p1,p1gva,pigvc+p1gva};Step2、状态迭代:由状态s1至下一个状态s2的过程中,可能存在以下两种情况,第一种情况,工件2在工件1加工完毕后立即加工,此时s2={1,p2,pi+p1+p2,p2gva,pigvc+(p1+p2)gva};第二种情况,在工件1加工完毕后恰好存在一个检修区间,此时工件2需要等待检修结束方能进行加工,此时s2={1,p2,pi+p1+T+p2,p2gva,pigvc+p1gva+Tgvb+p2gva};Step3、保优操作:由于每次迭代可能会产生两种状态,将导致计算量的爆炸级增长,为降低计算复杂度,需要在所产生的两种状态中保留函数值较小的较优状态;Step4、获得最优解:按照Step1至Step3的步骤不断迭代,每一代均保留最优状态,迭代n‑1次后,得到n个最优状态,这n个最优状态对应的加工工序即为最优调度方案。
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